JPS61274280A - パタ−ン発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、ＩＣ検査のためのテストパターンデータな
ど、複数ビットのパターンデータを発生するパターン発
生装置に関する。

［従来の技術］ ＩＣ検査システムにおいては、ＩＣの機能試験に必要な
複数ビットのテストパターンデータを、テストパターン
プログラムにしたがって自動的に発生する必要がある。

従来、そのようなテストパターンデータの発生装置（以
下、テストパターン発生装置と称す）におけるテストパ
ターンプログラムの命令は、テストパターンデータとマ
イクロコマンドとからなり、テストパターンデータとマ
イクロコマンドとは同一のメモリ上に格納されている。

［解決しようとする問題点］ このようなテストパターン発生装置においては、テスト
パターンデータだけが異なってマイクロコマンドが同一
の命令が連続することが多い。しかるに、従来のテスト
パターン発生装置では、そのような場合にも、テストパ
ターンの１ステツプ毎にマイクロコマンドとテストパタ
ーンデータからなる命令を用意しておかなければならな
い。そのタメ、テストパターンプログラムが長くなり、
テストパターンプログラムメモリが大容量化するという
問題があった。特に、最近のＩＣの大規模化、高機能化
などによりテストステップ数やテストパターンのビット
数が増加しているため、著しく人容昨のテストパターン
プログラムメモリが必要になっている。

このようにテストパターンプログラムメモリの大容量化
により、そのコストがト昇するだけではなく、動作速度
や実装などの面で、その実現が極めて困難になっている
。

すなわち、記憶容量だけを考えるならば、ＭＯＳダイナ
ミックメモリまたはＭＯＳスタティックメモリを、テス
トプログラムメモリとして採用することが考えられる。

しかし、前者は記憶内容のリフレッシュ動作を行う必要
があり、不適当である。その点、ＭＯＳスタティックメ
モリは問題ないが、動作速度が不十分である。バイポー
ラメモリは高速のものが得られるが、記憶容量が小さい
ため実装密度の而で問題があり、また、かなり高価であ
る。

このようなことから、テストパターンプログラムメモリ
の容量削減のための改良が強く要請されている。

ここまでは、テストパターン発生装置を例にして説明し
たが、他の同様なパターンデータを発生する装置につい
ても、基本的に同様な要請があった。

［発明の目的コ この発明は、そのような要請に応えるべくなされたちで
あり、メモリ容量の削減を図、ったパターン発生装置を
提供することにある。

この発明の他の目的は、比較的低速のメモリを用いて高
速動作を可能としたパターン発生装置を提供することに
ある。

［問題点を解決するための手段］ ４二記目的を達成するために、この発明にあっては、従
来のパターンプログラムメモリに相当するメモリを、パ
ターンデータメモリとコマンドプログラムメモリとに分
割し、前者にパターンデータを格納し、後者にコマンド
プログラムを格納する。

より詳細に述べれば、この発明によるパターン発生装置
は、コマンドプログラムを記憶した第１の記憶手段と、
この第１の記憶手段をアクセスし前記コマンドプログラ
ムに従ってアドレス情報を発生する手段と、パターンデ
ータを記憶した第２の記憶手段とを有し、この第２の記
憶手段は前記アドレス情報を与えられ、このアドレス情
報に関連したパターンデータを出力するようにしてなる
ものである。

この発明の好ましい一実施態様によれば、前記第２の記
憶手段は、複数のメモリバンクがインターリーブ方式で
アクセスされるように構成される。

［作用コ コマンドプログラムとパターンデータを分離し、コマン
ドプログラムに従ってパターンデータのアドレス情報を
発生するため、１つのコマンドで同一コマンドの一連の
パターンデータのアドレス情報を発生させることができ
、パターンの１ステツプ毎にコマンドを用意する必要は
ない。したがうて、従来に比べ、同等のパターン・シー
ケンスを発生するためのコマンドプログラムとパターン
データの記憶に必要なメモリ容量が減少する。

［実施例］ 以下、図面を参照し、この発明の一実施例について説明
する。

第１図は、この発明によるパターン発生装置の一実施例
の概略ブロック図である。このパターン発生装置１０は
、ＩＣ検査システムにおいてＩＣ検査のためのテストパ
ターンデータを発生するもので、パターンデータ記憶部
１２、テストシーケンスプロセッサ１４、テストシーケ
ンスコントローラ１６からなる。１８はパターン発生装
置１０に関連したタイミング発生部である。

テストシーケンスプロセッサ１４は、内部のメモリにテ
ストパターンデータを発生させるためのマイクロコマン
ドプログラムを格納しており、それを実行することによ
りパターンデータ記憶部１２に対するアドレス情報ａを
発生する。パターンデータ記憶部１２は、被検査デバイ
ス（ＩＣ）の機能試験に必要なテストパターンデータを
内部のメモリに格納しており、テストシーケンスプロセ
ッサ１４から与えられるアドレス情報ａにより指定され
るアドレスのテストパターンデータｈを出力する。

テストシーケンスコントローラ１６は、タイミング発生
部１８の起動、停止などの制御を通じて、パターン発生
装置１０の起動、停止１：、などを制御するとともに、
機能テスト全体のパイプライン制御を受は持つ。

タイミング発生部１８は、テストシーケンスプロセッサ
１４、テストパターンデータ記憶部１２およびテストシ
ーケンスコントローラ１６に、その動作のタイミングを
規定するためのタイミング信号Ｒａｔｅを供給する。こ
のタイミング信号の発生動作は、テストシーケンスコン
トローラ１６によって制御される。

第２図に、テストシーケンスプロセッサ１４の構成を示
す。この図において、２１はマイクロコマンドプログラ
ムを格納しているメモリであり、プログラムカウンタ部
２３から与えられるアドレス情報によって指定されたア
ドレスからマイクロコマンドが読み出される。マイクロ
コマンドの操作コードは制御部２５に入力され、圧縮オ
ペランドはプログラムカウンタ２３に入力され、また非
圧縮オペランドはインデックス部２７およびアドレス発
生部２９に入力される。

制御部２５は、マイクロコマンドの操作コードを解読し
、その操作コードに対応した制御信号をプログラムカウ
ンタ２３、インデックス部２３、アドレス発生部２９お
よびポインタ部３１へ与える。また、制御部２５はテス
トシーケンスコントローラ１６とも制御信号を授受する
。

プログラムカウンタ部２３は、メモリ２１から読み出さ
れたマイクロコマンドの圧縮オペランドと、制御部２５
からの制御信号により、次に読み出されるマイクロコマ
ンドのアドレスを指定スるためのアドレス情報を発生す
る。普通のマイクロコマンドの場合には、プログラムカ
ウンタ部２３は、メモリ２１の連続したアドレスを順次
指定していくように制御部２５によって制御される。他
方、例えばジャンプなどのマイクロコマンドの場合、圧
縮オペランドに関連してジャンプ先アドレスなどのアド
レス情報を発生するように、制御部２５によりプログラ
ムカウンタ部２３は制御される。

アドレス発生部２９は、メモリ２１から読み出されたマ
イクロコマンドの非圧縮オペランドと、−制御部２５か
らの制御信号により、テストパターンデータ記憶部１２
に対するアドレス情報ａを発生する。インデックス部３
１は、ループ、リピート、マツチ、ポーズのマイクロコ
マンドの実行時に、その繰り返し回数を計数するために
使用され、制御部２５側からアクセス可能である。ポイ
ンタ部３１は、テストパターンデータ記憶部１２へのア
ドレス情報、またはメモリ１４に対するアドレス情報が
特定のアドレスを指定した時に、制御部２５ヘブレーク
指示などを与える。

以」二説明したようなテストシーケンスプロセッサ１４
の内部におけるマイクロコマンドプログラムの実行動作
それ自体は、一般的なマイクロプログラムの実行動作と
同様である。大切なことは、テストパターンデータとマ
イクロコマンドプログラムが分離され、そのマイクロコ
マンドプログラムがメモリ２１に格納され、その実行に
より別のメモリに格納されているテストパターンデータ
を読み出すためのアドレス情報が生成されることである
。

その結果、１つのマイクロコマンドにより一連のテスト
パターンデータを発生させるためのアドレス情報を生成
でき、テストパターンの１ステツプごとにマイクロコマ
ンドを用意する必要がなくなる。また、ジャンプ、サブ
ル−チンなどのマイクロコマンドだけでなく、テストパ
ターンデータ記憶部１２に対する指定アドレスをインク
リメントまたはデクリメントするマイクロコマンドも用
意することができる。したがって、マイクロコマンドプ
ログラムのステップ数をテストパターンのステップ数よ
り大幅に短縮できる。

第３図はテストパターンデータ記憶部１２のブロック図
である。このテストパターンデータ記憶部１２は、２ウ
エイ・インタリーブ方式を採用しており、テストパター
ンデータを記憶するメモリは奇数アドレスが割り当てら
れたメモリバンク４０Ａと、偶数アドレスが割り当てら
れたメモリバンク４０Ｂに分割された構成となっている
。メモリバンク４ＯＡは奇数サイクルにアクセスされ、
メモリバンク４０Ｂは偶数サイクルにアクセスされるが
、奇数サイクルと偶数サイクルは半サイクルずつ和瓦に
重なり合う。ここで、メモリバンク４０Ａ、４０Ｂは、
ＭＯＳスタティックメモリ素子により構成されている。

テストシーケンスプロセッサ１４から送出されるアドレ
ス情報ａは、タイミング補正部４２により、タイミング
発生部１８より供給されるタイミング信号Ｒａｔｅに同
期化される。タイミング補正部４２により同期化された
アドレス情報すは、奇数／偶数アドレス変換部４４に入
力される。この奇数／偶数アドレス変換部４４は、奇数
アドレス用のラッチと、偶数アドレス用のラッチとを備
え、奇数アドレスのアドレス情報すを奇数アドレス用ラ
ッチに保持し、偶数アドレスのアドレス情報すは奇数ア
ドレス用ラッチに保持する。奇数アドレス用ラッチに保
持された奇数アドレス情報ｄはメモリバンク４ＯＡに入
力され、偶数アドレス用ラッチに保持された偶数アドレ
ス情報ｅはメモリバンク４０Ｂに入力される。前記奇数
・偶数アドレス情報の選択制御のために、奇数／偶数制
御部４６より、タイミング信号Ｒａｔｅに一同期した奇
数／偶数選択信号Ｃが奇数偶数アドレス変換部４４へ供
給される。

メモリバンク４ＯＡ、４０Ｂから出力されるパターンデ
ータｆ９ｇは、マルチプレクサ４８により交互に選択さ
れ、時分割多重化されたパターンデータｈが出力される
。このマルチプレクサ４８の入力選択は、奇数／偶数制
御部４６より与えられる選択制御信号ｉに従い、タイミ
ング信号Ｒａｔｅの周期で切り換えられる。

第４図に、テストパターンデータ記憶部１２の動作タイ
ミングチャートを示す。この図から明らかなように、こ
のテストパターンデータ記憶部１２の動作速度は、実質
的に各メモリバンク４０Ａ。

４０Ｂの動作速度の２倍になる。換言すれば、テストパ
ターンデータ記憶部１２の動作速度の半分の速度のメモ
リ素子を使用できるというとである。

一般に、テストパターンデータの記憶のために必要なメ
モリ容量は相当に大きく、シかも高速に読み出す必要が
ある。前述のように、ダイナミックＲＡＭはリフレッシ
ュ動作が必要であるため、テストパターンデータ格納用
のメモリとしては適当でない。バイポーラメモリは高速
であるが、メモリ容量が制約され、実装密度の面からテ
ストパターンデータ格納用メモリとしては不適当である
。

残るはＭＯＳスタティックメモリであり、本実施例でも
、それを用いているが、高速のものでもメモリアクセス
タイムは４５ナノ秒であり、テストパターンデータ格納
用としては速度が不十分である。そこで本実施例におい
ては、前記のような２ウ工イ会インタリーブ方式を採用
し、ＭＯＳスタティックメモリの速度の不足を補ってい
る。

なお、テストパターンデータ記憶部に３ウエイ以ヒのイ
ンターリーブを採用してもよく、そうすれば、テストパ
ターンデータの発生速度をさらに向上でき、あるいは、
させに低速のメモリを使用可能となる。

以上、この発明の一実施例としてテストパターンデータ
発生装置につき説明したが、この発明は他の同様のパタ
ーンデータを発生する装置にも適用できることは当然で
ある。

［発明の効果］ 以上説明したように、この発明にあっては、従来のパタ
ーンプログラムメモリに相当するメモリが、コマンドプ
ログラムを記憶した第１の記憶手段と、パターンデータ
を記憶した第２の記憶手段とに分けられ、第１の記憶手
段をアクセスし前記コマンドプログラムに従ってアドレ
ス情報を発生する手段が設けられ、このアドレス情報が
第２の記憶手段に与えられて関連したパターンデータ第
２の記憶手段より出力される構成である。すなわち、こ
の発明によれば、コマンドプログラムとパターンデータ
を分離し、コマンドプログラムに従ってパターンデータ
のアドレス情報を発生するため、１つのコマンドで同一
コマンドの一連のパターンデータのアドレス情報を発生
させることができ、パターンの１ステツプ毎にコマンド
を用意スる必要はなく、また、ジャンプ、サブルーチン
などのコマンドだけでなく、テストパターンデータ記憶
部に対する指定アドレスをインクリメントまたはデクリ
メントするマイクロコマンドも用意することができ、マ
イクロコマンドプログラムのステップ数をテストパター
ンのステップ数より大幅に短縮できるから、従来に比べ
、同等のパターン・シーケンスを発生するためのコマン
ドプログラムとパターンデータの記憶に必要なメモリ容
量が大幅に削減されるなどの効果を達成できる。

【図面の簡単な説明】

第１図はこの発明の一実施例の概略構成を示す概略ブロ
ック図、第２図は第１図中のテストシーケンスプロセッ
サの詳細構成を示すブロック図、第３図は第１図中のテ
ストとパターンデータ記憶部の詳細構成を示すブロック
図、第４図はテストパターンデータ記憶部の動作を示す
タイミングチャートである。 １０・・・パターン発生装置、１２・・・テストパター
ンデータ記憶部、１４・・・テストシーケンスプロセッ
サ、１Ｂ・・・テストシーケンスコントローラ、１８・
・・タイミング発生部、２１・・・マイクロコマンドプ
ログラム格納メモリ、４０Ａ、４０Ｂ・・・メモリバン
ク、４４・・・奇数／偶数アドレス変換部、４８・・・
マルチプレクサ。

Claims (2)

【特許請求の範囲】
1. （１）コマンドプログラムを記憶した第１の記憶手段と
   、この第１の記憶手段をアクセスし前記コマンドプログ
   ラムに従ってアドレス情報を発生する手段と、パターン
   データを記憶した第２の記憶手段とを有し、この第２の
   記憶手段は前記アドレス情報を与えられ、このアドレス
   情報に関連したパターンデータを出力するようにしてな
   ることを特徴とするパターン発生装置。
2. （２）前記第２の記憶手段は複数のメモリバンクがイン
   ターリーブ方式でアクセスされるように構成されること
   を特徴とする特許請求の範囲第１項記載のパターン発生
   装置。