JPH0759096B2 - 時分割スイッチ制御装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は時分割スイッチ制御装置に関し、特にデジタル
交換機の多重化デジタル音声またはデータを時分割で交
換する通話路系の時分割スイッチ制御装置に関する。

〔従来の技術〕

従来、この種の時分割スイッチ制御装置は、複数の多重
度の低い信号のタイムスロットを入替えて多重度の高い
信号に多重化する集線部および多重度の高い信号のタイ
ムスロットを入替えた多重度の低い複数の信号に分配す
る分配部をそれぞれ示す第３図および第４図を参照する
とそれぞれ第１の記憶回路100〜103および200〜203と、
第２の記憶回路304および404と、第１のセレクタ305お
よび405と、第２のセレクタ306および406と、第１のカ
ウンタ307および407と、第２のカウンタ308および408
と、制御回路309および409と、多重度が低い信号線110
〜113および210〜213と、多重度が高い信号線114および
214とで構成されている。

まず、第３図の集線部の場合には、まず、セレクタ305
がカウンタ307を選択し、このカウンタ307の制御により
多重度の低い信号はそれぞれ信号線110〜113からそれぞ
れ記憶回路100〜103にシーケンシャルに書込まれる。次
いで、セレクタ305が記憶回路304を選択すると、この記
憶回路304の指定するアドレスにしたがい各記憶回路100
〜103が記憶内容を信号線114に出力し、この段階でこれ
ら記憶内容対応のタイムスロットの交換を行うとともに
多重度を上げる。このように、記憶回路100〜103の書込
み、読出しの制御は第１のセレクタ305の選択条件によ
り決まり、第１のセレクタ305の出力が第１のカウンタ3
07からの出力のときは、第１の記憶回路100〜103は書込
み状態となり、第１のセレクタ305の出力が第２の記憶
回路304からの出力のときは、第１の記憶回路100〜103
は読出し状態となる。第２の記憶回路304は上述のよう
に、変換対象のタイムスロットの接続情報に対応する各
記憶回路100〜103のアドレスを格納しており、制御回路
309は上記タイムスロットの接続情報をこれら記憶回路1
00〜103のアドレスに変換してこの記憶回路304に格納す
る。記憶回路304の書込・読出の制御はセレクタ306の選
択条件により決まり、このセレクタ306がカウンタ308を
選択しているときは読出し状態となり、制御回路309を
選択しているときは制御回路309が記憶回路304の記憶内
容の変更のための書込・読出を行う。

第４図の分配部の場合には、まず、セレクタ405が記憶
回路404を選択し、この記憶回路404の指定するアドレス
にしたがい信号線214からの多重度が高い信号のタイム
スロットが分配されて各記憶回路200〜303に順次書込ま
れる。次に、セレクタ405がカウンタ407を選択し、この
カウンタ407の指定するアドレスにしたがって各記憶回
路200〜303は多重度の低下した各々の記憶内容をシーケ
ンシャルに信号線210〜213に出力する。上述の集線部と
同様に、第２の記憶回路404は各記憶回路200〜203のア
ドレスを格納しており、制御回路409は変換対象のタイ
ムスロットの接続情報をこれら記憶回路200〜203のアド
レスに変換してこの記憶回路304に格納する。記憶回路4
04は、セレクタ406がカウンタ408を選択しているときは
読出し状態となり、制御回路409を選択しているときは
この制御回路409が記憶回路404の記憶内容の変更のため
の書込・読出を行う。

〔発明が解決しようとする問題点〕

上述した従来の回路では、第１の記憶回路100〜103また
は200〜203ヘアドレス情報が伝達されるまでに、それぞ
れ第２のカウンタ308または408と、第２の記憶回路304
または404と、第１のセレクタ305または405との遅延を
考慮しなくてはならず、多重度が上がるにつれて時間設
定が困難になってくると同時に、集線部と分配部とは回
路構成要素が同一でありながら、第１の記憶回路を集線
部の場合にはシーケンシャルライト・ランダムリード
で、分配部の場合にはランダムライト・シーケンシャル
リードでそれぞれ用いるため、第１および第２のセレク
タの制御を集線部および分配部の各々で変更する必要が
あり、融通性がないという欠点がある。

〔問題点を解決するための手段〕

本発明の時分割スイッチ制御方式は、多重化されたデジ
タル音声信号またはデータを多重化信号列上のタイムス
ロットの入替えにより時分割で交換するデジタル交換機
の通話路系を構成し、予め定めた回線数の多重度の低い
第１の信号を多重度の高い第２の信号に多重化する集線
部と、前記第２の信号を前記回線数の前記第１の信号に
分配する分配部とを備える時分割スイッチ制御装置にお
いて、前記集線部および分配部の各々が、前記タイムス
ロットの入替対象の前記第１の信号を書替ながら記憶す
る前記回線数の第１の記憶回路と、前記第１の記憶回路
に供給されシーケンシャルの書込・読出を設定する第１
のアドレスまたは前記タイムスロットの接続情報対応の
第２のアドレスをそれぞれ指定する第1,第２のアドレス
データを記憶する第２の記憶回路と、前記第２の記憶回
路から読出した前記第１または第２のアドレスデータを
予め定めた時間の間一時保持し前記第１の記憶回路の各
々に供給する一時記憶回路と、前記第２の記憶回路に前
記第１のアドレスデータの読出を指定する第３のアドレ
スデータを発生するカウンタと、前記タイムスロットの
接続情報を前記第２のアドレスデータに変換するととも
に対応の前記第２の記憶回路への書込アドレスを生成し
前記第２のアドレスデータをこの第２の記憶回路に格納
する制御回路と、前記第２および第３のアドレスデータ
のいずれか一方を選択して前記第２の記憶回路に供給す
るセレクタとを備えて構成される。

〔実施例〕

次に、本発明の実施例について図面を参照して説明す
る。

第１図および第２図はそれぞれ本発明の一実施例の時分
割スイッチ制御装置の集線部および分配部を第３図，第
４図の各々と共通の構成要素には共通の参照文字／数字
を付して同様に示すブロック図である。集線部および分
配部は、それぞれ第１の記憶回路100〜103および200〜2
03、第２の記憶回路104および204,セレクタ106および20
6、カウンタ108および208、制御回路109および209、一
時記憶回路115および215を有して構成されている。

以下、第１図および第２図を参照して本実施例の動作に
ついて説明すると、集線部では、従来と同様に、記憶回
路104は、セレクタ106がカウンタ108を選択していると
きは読出状態となり、制御装置109を選択しているとき
はこの制御回路109が記憶回路104の記憶内容の変更のた
めの書込・読出を行う。また、一時記憶回路115はセレ
クタ106によりカウンタ108が記憶回路104のアドレスを
指定しているときに書込まれ、記憶回路104から供給さ
れる記憶回路100〜103のアドレスを記憶回路104の読出
および記憶回路100〜103のアクセスの間保持する。

第５図は第１図の動作のタイミング図で、第５図の記憶
回路104のアドレス500は、第２の記憶回路104のアドレ
スとして制御回路109から出力されたものを用いている
場合とカウンタ108から出力されたものを用いている場
合とを、それぞれCPUとＣとで示している。記憶回路104
のデータ501は、第２の記憶回路104と制御回路109との
間のデータの読み書きされているときをR/Wで示し、第
２の記憶回路104がカウタン108で指定されたアドレスを
読出して第１の記憶回路100〜103の書込み用のアドレス
であるときをＷで、読出し用のアドレスであるときをＲ
で示している。またセレクタ106の状態502は、記憶回路
104のアドレス500で述べたことに対応して、セレクタ10
6の出力が制御回路109からのアドレス情報かカウンタ10
8の出力かを、それぞれCPUおよびＣで示している。記憶
回路100〜103の状態503は、第２の記憶回路104からセレ
クタ106がカウンタ108によって指定されたアドレスによ
って読出され、一時記憶回路115に蓄積されたデータを
アドレスとして書込みおよび読出しを行なうときをＷお
よびＲで示している。この一時記憶回路115により第１
の記憶回路100〜103は、書込みと読出しに全ての時間を
割当てることができている。

分配部の動作は集線部の動作と同じで、制御回路209か
ら第２の記憶回路204への内容の書き方によってシーケ
ンシャルライト・ランダムリードかランダムライト・シ
ーケンシャルリードかを決めることができる。

〔発明の効果〕

以上説明した様に本発明は、第１の記憶回路に対する第
２の記憶回路からのアドレスデータを一時保持する一時
記憶回路を備えることにより、上記第１の記憶回路の集
線・分配各動作と、上記第２の記憶回路およびその周辺
回路のアドレス指定動作とを分離でき、上記第１の記憶
回路はこれら集線・分配各動作対応の書込・読出動作に
その動作時間を全部配分できるので、多重度の増大に伴
なう高速動作に十分対応できるという効果がある。ま
た、上記第２の記憶回路の記憶内容の書換により、同一
回路構成のまま集線部および分配部のそれぞれに対応す
るシーケンシャルライト・ランダムリード、あるいはラ
ンダムライト・シーケンシャルリードの何れの動作にも
対応できるので、融通性が大きいという効果がある。さ
らに、上記第１の記憶回路のシーケンシャルアドレスを
設定する第１のカウンタ、およびこの第１の記憶回路の
アドレスデータを選択するセレクタを削減できるので、
素子遅延を考慮した設計が容易となるとともに回路規模
を減少できるという効果がある。

【図面の簡単な説明】

第１図および第２図はそれぞれ本発明の一実施例の時分
割スイッチ制御装置の集線部および分配部のブロック
図、第３図および第４図はそれぞれ従来の時分割スイッ
チ制御装置の集線部および分配部のブロック図、第５図
は第１図の動作のタイミング図である。 100〜103,200〜203……第１の記憶回路、104,204,304,4
04……第２の記憶回路、106,206,305,306,405,406……
セレクタ、108,208,307,308,407,408……カウンタ、10
9,209,309,409……制御回路、110〜113,210〜213……多
重度の低い信号線、114,214……多重度の高い信号線、1
15,215……一時記憶回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】多重化されたデジタル音声信号またはデー
   タを多重化信号列上のタイムスロットの入替えにより時
   分割で交換するデジタル交換機の通話路系を構成し、予
   め定めた回線数の多重度の低い第１の信号を多重度の高
   い第２の信号に多重化する集線部と、前記第２の信号を
   前記回線数の前記第１の信号に分配する分配部とを備え
   る時分割スイッチ制御装置において、 前記集線部および分配部の各々が、 前記タイムスロットの入替対象の前記第１の信号を書替
   ながら記憶する前記回線数の第１の記憶回路と、 前記第１の記憶回路に供給されシーケンシャルの書込・
   読出を設定する第１のアドレスまたは前記タイムスロッ
   トの接続情報対応の第２のアドレスをそれぞれ指定する
   第1,第２のアドレスデータを記憶する第２の記憶回路
   と、 前記第２の記憶回路から読出した前記第１または第２の
   アドレスデータを予め定めた時間の間一時保持し前記第
   １の記憶回路の各々に供給する一時記憶回路と、 前記第２の記憶回路に前記第１のアドレスデータの読出
   を指定する第３のアドレスデータを発生するカウンタ
   と、 前記タイムスロットの接続情報を前記第２のアドレスデ
   ータに変換するとともに対応の前記第２の記憶回路への
   書込アドレスを生成し前記第２のアドレスデータをこの
   第２の記憶回路に格納する制御回路と、 前記第２および第３のアドレスデータのいずれか一方を
   選択して前記第２の記憶回路に供給するセレクタとを備
   えることを特徴とする時分割スイッチ制御装置。