JPH0748893B2 - 時間スイツチ - Google Patents
時間スイツチInfo
- Publication number
- JPH0748893B2 JPH0748893B2 JP62108872A JP10887287A JPH0748893B2 JP H0748893 B2 JPH0748893 B2 JP H0748893B2 JP 62108872 A JP62108872 A JP 62108872A JP 10887287 A JP10887287 A JP 10887287A JP H0748893 B2 JPH0748893 B2 JP H0748893B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- call
- speed
- spm
- highway
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は時分割交換機に係り、特に速度の異なる複数の
時分割ハイウエイを収容する時間スイツチに関するもの
である。
時分割ハイウエイを収容する時間スイツチに関するもの
である。
従来、速度の異なる複数の時分割ハイウエイを収容する
時間スイツチにおいては、通話メモリの直前において、
時分割ハイウエイを速度交換および多重化により、所定
の１つの共通の速度に統一し、その統一された速度で時
間スイツチを動作させていた。その一例として、集線ス
イツチを例にとり、図を用いて説明する。
時間スイツチにおいては、通話メモリの直前において、
時分割ハイウエイを速度交換および多重化により、所定
の１つの共通の速度に統一し、その統一された速度で時
間スイツチを動作させていた。その一例として、集線ス
イツチを例にとり、図を用いて説明する。
第３図は従来の時間スイツチの一例を示すブロツク図で
ある。
ある。
図において、HW′i0は速度8Mb/Sの入力ハイウエイ、H
W′i1,HW′i2…HW′i5は速度1.5Mb/Sの入力ハイウエ
イ、SPM″0,SPM″1は通話メモリ、HM″は保持メモリ、H
W′0は速度8Mb/Sの出力ハイウエイ、CNVは速度1.5Mb/S
のハイウエイを５本多重し、速度8Mb/Sのハイウエイ１
本に速度変換する変換回路である。
W′i1,HW′i2…HW′i5は速度1.5Mb/Sの入力ハイウエ
イ、SPM″0,SPM″1は通話メモリ、HM″は保持メモリ、H
W′0は速度8Mb/Sの出力ハイウエイ、CNVは速度1.5Mb/S
のハイウエイを５本多重し、速度8Mb/Sのハイウエイ１
本に速度変換する変換回路である。
いま、通話メモリSPM″0,SPM″1の動作モードをシーケ
ンシヤル書込み／ランダム読出しモードとする。
ンシヤル書込み／ランダム読出しモードとする。
まず、シーケンシヤル動作について説明する。入力ハイ
ウエイHW′i0のデータは直接通話メモリSPM″0に入力さ
れ、そのままシーケンシヤルに書き込まれる。そして、
入力ハイウエイHW′i1,HW′i2…HW′i5のデータは変換
回路CNVにおいて多重化および速度変換され、入力ハイ
ウエイHW′i0と同じ速度に変換された後、通話メモリSP
M″1に入力され、シーケンシヤルに書込まれる。上述の
２つの書込み動作はビツト毎に完全に同期している。
ウエイHW′i0のデータは直接通話メモリSPM″0に入力さ
れ、そのままシーケンシヤルに書き込まれる。そして、
入力ハイウエイHW′i1,HW′i2…HW′i5のデータは変換
回路CNVにおいて多重化および速度変換され、入力ハイ
ウエイHW′i0と同じ速度に変換された後、通話メモリSP
M″1に入力され、シーケンシヤルに書込まれる。上述の
２つの書込み動作はビツト毎に完全に同期している。
つぎに、読出動作について説明する。保持メモリHM″に
書込まれているスイツチング情報、つまり、通話メモリ
SPM″0,SPM″1のいずれを読出すかの選択情報と選択さ
れた通話メモリのアドレス情報により指定されたメモリ
の指定されたアドレスが読出される。そして、この読出
し動作も上述の書込動作と同一の速度、つまり、8Mb/S
の速度で行われる。
書込まれているスイツチング情報、つまり、通話メモリ
SPM″0,SPM″1のいずれを読出すかの選択情報と選択さ
れた通話メモリのアドレス情報により指定されたメモリ
の指定されたアドレスが読出される。そして、この読出
し動作も上述の書込動作と同一の速度、つまり、8Mb/S
の速度で行われる。
上述した従来の時間スイツチでは、複数の入力ハイウエ
イの速度がそれぞれ異なつている場合、各入力ハイウエ
イの速度を統一させるために時間スイツチの直前に多重
化および速度変換を行う変換回路を設置しているためハ
ードウエアが増加するという問題点があつた。また、入
力ハイウエイの速度の種類と同じ数の各種変換回路を用
意しなければならないという問題点があつた。
イの速度がそれぞれ異なつている場合、各入力ハイウエ
イの速度を統一させるために時間スイツチの直前に多重
化および速度変換を行う変換回路を設置しているためハ
ードウエアが増加するという問題点があつた。また、入
力ハイウエイの速度の種類と同じ数の各種変換回路を用
意しなければならないという問題点があつた。
本発明の時間スイツチは、各速度の時分割ハイウエイ毎
に通話メモリを設置し、その各通話メモリへの書込みを
その各通話メモリと接続される上記時分割ハイウエイの
速度に同期して動作させるようにし、かつ上記各通話メ
モリの読出しを制御する保持メモリをその各通話メモリ
に共通に１つ設置し、上記各通話メモリを１つの共通な
速度で読出すようにしたものである。
に通話メモリを設置し、その各通話メモリへの書込みを
その各通話メモリと接続される上記時分割ハイウエイの
速度に同期して動作させるようにし、かつ上記各通話メ
モリの読出しを制御する保持メモリをその各通話メモリ
に共通に１つ設置し、上記各通話メモリを１つの共通な
速度で読出すようにしたものである。
また、本発明の別の発明による時間スイツチは、各速度
の時分割ハイウエイ毎に通話メモリを設置し、その各通
話メモリの読出しをその各通話メモリと接続される上記
時分割ハイウエイの速度に同期して動作させるように
し、かつ上記各通話メモリの書込みを制御する保持メモ
リをその各通話メモリ共通に１つ設置し、上記各通話メ
モリを１つの共通な速度で書込むようにしたものであ
る。
の時分割ハイウエイ毎に通話メモリを設置し、その各通
話メモリの読出しをその各通話メモリと接続される上記
時分割ハイウエイの速度に同期して動作させるように
し、かつ上記各通話メモリの書込みを制御する保持メモ
リをその各通話メモリ共通に１つ設置し、上記各通話メ
モリを１つの共通な速度で書込むようにしたものであ
る。
〔作用〕 本発明においては、収容する各種速度の時分割ハイウエ
イ毎に通話メモリを設置し、その各通話メモリの書込み
（読出し）を各通話メモリと接続されるハイウエイの速
度に同期して動作させ、各通話メモリの読出し（書込
み）を制御する保持メモリを各通話メモリ共通に１つ設
置し、各通話メモリを１つの共通な速度で読出す（書込
む）。
イ毎に通話メモリを設置し、その各通話メモリの書込み
（読出し）を各通話メモリと接続されるハイウエイの速
度に同期して動作させ、各通話メモリの読出し（書込
み）を制御する保持メモリを各通話メモリ共通に１つ設
置し、各通話メモリを１つの共通な速度で読出す（書込
む）。
以下、図面に基づき本発明の実施例を詳細に説明する。
第１図は本発明による時間スイツチの一実施例を示すブ
ロツク図である。
ロツク図である。
図において、HWio,HWi1,HWi2はそれぞれ速度の異なる入
力ハイウエイ、SPM0,SPM1,SPM2は通話メモリ、HMは保持
メモリ、HW0は出力ハイウエイである。
力ハイウエイ、SPM0,SPM1,SPM2は通話メモリ、HMは保持
メモリ、HW0は出力ハイウエイである。
そして、各速度の時分割ハイウエイ毎に通話メモリSP
M0,SPM1,SPM2を設置し、その各通話メモリSPM0,SPM1,SP
M2への書き込みをその各通話メモリと接続される上記時
分割ハイウエイの速度に同期して動作させ、かつ上記各
通話メモリSPM0,SPM1,SPM2の読出しを制御する保持メモ
リHMをその各通話メモリ共通に１つ設置し、上記各通話
メモリSPM0,SPM1,SPM2を１つの共通な速度で読出すよう
に構成されている。
M0,SPM1,SPM2を設置し、その各通話メモリSPM0,SPM1,SP
M2への書き込みをその各通話メモリと接続される上記時
分割ハイウエイの速度に同期して動作させ、かつ上記各
通話メモリSPM0,SPM1,SPM2の読出しを制御する保持メモ
リHMをその各通話メモリ共通に１つ設置し、上記各通話
メモリSPM0,SPM1,SPM2を１つの共通な速度で読出すよう
に構成されている。
つぎにこの第１図に示す実施例の動作を説明する。
まず、入力ハイウエイHWi0,HWi1,HWi2のデータは、それ
ぞれ通話メモリSPM0,SPM1,SPM2にそれぞれの入力ハイウ
エイの速度でシーケンシヤルに書込まれる。そして、保
持メモリHMの内容はパスの接続情報として、通話メモリ
の番号および通話メモリのアドレスが書かれている。
ぞれ通話メモリSPM0,SPM1,SPM2にそれぞれの入力ハイウ
エイの速度でシーケンシヤルに書込まれる。そして、保
持メモリHMの内容はパスの接続情報として、通話メモリ
の番号および通話メモリのアドレスが書かれている。
したがつて、出力ハイウエイHW0には保持メモリHMの内
容にしたがい、指定された通話メモリの指定されたアド
レスが順次読み出され出力される。ここで、出力ハイウ
エイHW0の速度、つまり、保持メモリHMの読出し速度は
任意に設定しても構わない。
容にしたがい、指定された通話メモリの指定されたアド
レスが順次読み出され出力される。ここで、出力ハイウ
エイHW0の速度、つまり、保持メモリHMの読出し速度は
任意に設定しても構わない。
第２図は本発明の他の実施例を示すブロツク図である。
図において、HWiは入力ハイウエイ、SPM′0,SPM′1,SP
M′2は通話メモリ、HM′は保持メモリ、HWo0,HWo1,HWo2
はそれぞれ速度の異なる出力ハイウエイである。
M′2は通話メモリ、HM′は保持メモリ、HWo0,HWo1,HWo2
はそれぞれ速度の異なる出力ハイウエイである。
そして、各速度の時分割ハイウエイ毎に通話メモリSP
M′0,SPM′1,SPM′2を設置し、その各通話メモリSP
M′0,SPM′1,SPM′2の読出しをその各通話メモリと接続
される上記時分割ハイウエイの速度に同期して動作さ
せ、かつ上記各通話メモリSPM′0,SPM′1,SPM′2の書込
みを制御する保持メモリHM′をその各通話メモリ共通に
１つ設置し、上記各通話メモリSPM′0,SPM′1,SPM′2を
１つの共通な速度で書込むように構成されている。
M′0,SPM′1,SPM′2を設置し、その各通話メモリSP
M′0,SPM′1,SPM′2の読出しをその各通話メモリと接続
される上記時分割ハイウエイの速度に同期して動作さ
せ、かつ上記各通話メモリSPM′0,SPM′1,SPM′2の書込
みを制御する保持メモリHM′をその各通話メモリ共通に
１つ設置し、上記各通話メモリSPM′0,SPM′1,SPM′2を
１つの共通な速度で書込むように構成されている。
つぎにこの第２図に示す実施例の動作を説明する。
まず、入力ハイウエイHWiのデータは保持メモリHM′の
内容にしたがい、ランダムに各通話メモリSPM′0,SPM′
1,SPM′2に書込まれる。そして、保持メモリHM′の内容
は前述の第１図の場合と同様に、パスの接続情報とし
て、通話メモリの番号および通話メモリのアドレスが書
かれている。
内容にしたがい、ランダムに各通話メモリSPM′0,SPM′
1,SPM′2に書込まれる。そして、保持メモリHM′の内容
は前述の第１図の場合と同様に、パスの接続情報とし
て、通話メモリの番号および通話メモリのアドレスが書
かれている。
つぎに、通話メモリの読出し動作においては、各通話メ
モリSPM′0,SPM′1,SPM′2にそれぞれ収容されでいる出
力ハイウエイHWo0,HWo1,HWo2の速度に同期してシーケン
シヤルに読み出される。
モリSPM′0,SPM′1,SPM′2にそれぞれ収容されでいる出
力ハイウエイHWo0,HWo1,HWo2の速度に同期してシーケン
シヤルに読み出される。
以上説明したように、本発明によれば、収容ハイウエイ
の速度毎に通話メモリを設置し、その通話メモリの書込
み／読出しのいずれか一方の動作を各通話メモリに収容
したハイウエイの速度に一致させ、もう一方の動作を各
通話メモリに共通の速度に統一させたことにより、従来
の時間スイツチで必要となつていた多重化および速度変
換回路が不要となる効果があり、かつ収容するハイウエ
イの速度の種類に対して柔軟に対応できる効果がある。
の速度毎に通話メモリを設置し、その通話メモリの書込
み／読出しのいずれか一方の動作を各通話メモリに収容
したハイウエイの速度に一致させ、もう一方の動作を各
通話メモリに共通の速度に統一させたことにより、従来
の時間スイツチで必要となつていた多重化および速度変
換回路が不要となる効果があり、かつ収容するハイウエ
イの速度の種類に対して柔軟に対応できる効果がある。
第１図は本発明による時間スイツチの一実施例を示すブ
ロツク図、第２図は本発明の他の実施例を示すブロツク
図、第３図は従来の時間スイツチの一例を示すブロツク
図である。 HWi,HWi0,HWi1,HWi2……入力ハイウエイ、SPM0,SPM1,SP
M2,SPM′0,SPM′1,SPM′2……通話メモリ、HM,HM′……
保持メモリ、HWo,HWo0,HWo1,HWo2……出力ハイウエイ。
ロツク図、第２図は本発明の他の実施例を示すブロツク
図、第３図は従来の時間スイツチの一例を示すブロツク
図である。 HWi,HWi0,HWi1,HWi2……入力ハイウエイ、SPM0,SPM1,SP
M2,SPM′0,SPM′1,SPM′2……通話メモリ、HM,HM′……
保持メモリ、HWo,HWo0,HWo1,HWo2……出力ハイウエイ。
Claims (2)
- 【請求項１】速度の異なる複数の時分割ハイウエイを収
容する時間スイツチにおい、各速度の時分割ハイウエイ
毎に通話メモリを設置し、その各通話メモリへの書き込
みを該各通話メモリと接続される前記時分割ハイウエイ
の速度に同期して動作させるようになし、かつ前記各通
話メモリの読出しを制御する保持メモリを該各通話メモ
リ共通に１つ設置し、前記各通話メモリを１つの共通な
速度で読出すようにしたことを特徴とする時間スイツ
チ。 - 【請求項２】速度の異なる複数の時分割ハイウエイを収
容する時間スイツチにおいて、各速度の時分割ハイウエ
イ毎に通話メモリを設置し、その各通話メモリの読出し
を該各通話メモリと接続される前記時分割ハイウエイの
速度に同期して動作させるようになし、かつ前記各通話
メモリの書込みを制御する保持メモリを該各通話メモリ
共通に１つ設置し、前記各通話メモリを１つの共通な速
度で書込むようにしたことを特徴とする時間スイツチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62108872A JPH0748893B2 (ja) | 1987-05-06 | 1987-05-06 | 時間スイツチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62108872A JPH0748893B2 (ja) | 1987-05-06 | 1987-05-06 | 時間スイツチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63275288A JPS63275288A (ja) | 1988-11-11 |
| JPH0748893B2 true JPH0748893B2 (ja) | 1995-05-24 |
Family
ID=14495728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62108872A Expired - Lifetime JPH0748893B2 (ja) | 1987-05-06 | 1987-05-06 | 時間スイツチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0748893B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5119405A (ja) * | 1974-08-09 | 1976-02-16 | Nippon Electric Co |
-
1987
- 1987-05-06 JP JP62108872A patent/JPH0748893B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5119405A (ja) * | 1974-08-09 | 1976-02-16 | Nippon Electric Co |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63275288A (ja) | 1988-11-11 |
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