JPH0785545B2 - 通話路盤制御回路 - Google Patents
通話路盤制御回路Info
- Publication number
- JPH0785545B2 JPH0785545B2 JP62217737A JP21773787A JPH0785545B2 JP H0785545 B2 JPH0785545 B2 JP H0785545B2 JP 62217737 A JP62217737 A JP 62217737A JP 21773787 A JP21773787 A JP 21773787A JP H0785545 B2 JPH0785545 B2 JP H0785545B2
- Authority
- JP
- Japan
- Prior art keywords
- port
- speech path
- synchronous
- circuit
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Time-Division Multiplex Systems (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は通信装置に設けられている通話路盤を制御する
通話路盤制御回路に関する。
通話路盤制御回路に関する。
端局に設けられている音声多重化装置等の通信装置に複
数の通話路盤が設けられており、各通話路盤の制御は通
話路盤制御回路に設けられたRAMに記憶されている通話
路盤制御データを同期シリアルインタフェースを介して
各通話路盤に個別に与えることにより行なっている。こ
こで、同期シリアルインタフェースを介して各通話路盤
に個別に通話路盤制御データを与えるようにしているの
は、通話路盤の抜差しにより、他の動作中の通話路盤が
誤動作するのを防ぐためである。
数の通話路盤が設けられており、各通話路盤の制御は通
話路盤制御回路に設けられたRAMに記憶されている通話
路盤制御データを同期シリアルインタフェースを介して
各通話路盤に個別に与えることにより行なっている。こ
こで、同期シリアルインタフェースを介して各通話路盤
に個別に通話路盤制御データを与えるようにしているの
は、通話路盤の抜差しにより、他の動作中の通話路盤が
誤動作するのを防ぐためである。
第２図は従来のこの種の通話路盤制御回路の一例を示す
ブロック図である。複数の通話路盤21−１〜21−ｎと通
話路盤制御回路22とは同期シリアルインタフェース23を
介して接続されている。通話路盤制御回路22は通話路盤
制御データが格納されているRAM24と、同期タイミング
発生回路25と、RAM24の同期読出しが行なわれている間
はRAM24のデータバスと同期データバス27を接続し、同
期読出しが行なわれていない間はRAM24のデータバスと
非同期データバス32とを接続するデータバス切換回路26
と、同期パラレル／同期シリアル交換回路28と、バッフ
ァ29と、制御用CPU30と、他の周辺回路31と、バッファ
メモリ33とを含んでいる。尚、同図に於いてはアドレス
バスは省略した。
ブロック図である。複数の通話路盤21−１〜21−ｎと通
話路盤制御回路22とは同期シリアルインタフェース23を
介して接続されている。通話路盤制御回路22は通話路盤
制御データが格納されているRAM24と、同期タイミング
発生回路25と、RAM24の同期読出しが行なわれている間
はRAM24のデータバスと同期データバス27を接続し、同
期読出しが行なわれていない間はRAM24のデータバスと
非同期データバス32とを接続するデータバス切換回路26
と、同期パラレル／同期シリアル交換回路28と、バッフ
ァ29と、制御用CPU30と、他の周辺回路31と、バッファ
メモリ33とを含んでいる。尚、同図に於いてはアドレス
バスは省略した。
RAM24に格納されている通話路盤制御データは同期タイ
ミング発生回路25の制御によりRAM24から読出され、デ
ータバス切換回路26及び同期データバス27を介して同期
パラレル／同期シリアル変換回路置28に加えられる。同
期パラレル／同期シリアル変換回路28で同期シリアルデ
ータに変換された通話路盤制御データはバッファ29及び
同期シリアルインタフェース23を介して各通話路盤21−
１〜21−ｎに加えられ、各通話路盤21−１〜21−ｎは加
えられた通話路盤制御データに従った動作を行なう。例
えば、端局の音声多重化装置に設けられている通話路盤
はアナログ音声信号をディジタル音声信号に変換する機
能を有しており、通話路盤制御回路から加えられる通話
路盤制御データに従って例えば音声信号のレベル制御を
行なう。
ミング発生回路25の制御によりRAM24から読出され、デ
ータバス切換回路26及び同期データバス27を介して同期
パラレル／同期シリアル変換回路置28に加えられる。同
期パラレル／同期シリアル変換回路28で同期シリアルデ
ータに変換された通話路盤制御データはバッファ29及び
同期シリアルインタフェース23を介して各通話路盤21−
１〜21−ｎに加えられ、各通話路盤21−１〜21−ｎは加
えられた通話路盤制御データに従った動作を行なう。例
えば、端局の音声多重化装置に設けられている通話路盤
はアナログ音声信号をディジタル音声信号に変換する機
能を有しており、通話路盤制御回路から加えられる通話
路盤制御データに従って例えば音声信号のレベル制御を
行なう。
制御用CPU30は他の周辺回路31の制御を行なうと共に、
必要に応じてRAM24に格納されている通話路盤制御デー
タを書替える。制御CPU30から任意のタイミングで非同
期データバス32に出力された書替えデータはFIFO等に代
表されるバッファメモリ33に蓄えられる。そして、RAM2
4の同期読出しが行なわれていないとき、バッファメモ
リ33に蓄えられていた書替えデータがRAM24に加えら
れ、通話路盤制御データが変更される。
必要に応じてRAM24に格納されている通話路盤制御デー
タを書替える。制御CPU30から任意のタイミングで非同
期データバス32に出力された書替えデータはFIFO等に代
表されるバッファメモリ33に蓄えられる。そして、RAM2
4の同期読出しが行なわれていないとき、バッファメモ
リ33に蓄えられていた書替えデータがRAM24に加えら
れ、通話路盤制御データが変更される。
従来は上述したように、バッファメモリ33及びデータバ
ス切換回路26を設けることにより、制御用CPU30の動作
を妨げることなく、RAM24に格納されている通話路盤制
御データを変更できるようにしているが、バッファメモ
リ33からRAM24への転送はRAM24の同期読出しが行なわれ
ていない時に行なわれなければならない。従って、バッ
ファメモリ33の容量が小さい場合はバッファメモリ33が
すぐにいっぱいになり、制御用CPU30に対して書込み禁
止制御をかけなければならず、また逆にバッファメモリ
33の容量が大きい場合は多くの通話路盤制御データがバ
ッファメモリ33に蓄えられることとなり、通話路盤への
制御としてはリアルタイム性に欠ける問題がある。
ス切換回路26を設けることにより、制御用CPU30の動作
を妨げることなく、RAM24に格納されている通話路盤制
御データを変更できるようにしているが、バッファメモ
リ33からRAM24への転送はRAM24の同期読出しが行なわれ
ていない時に行なわれなければならない。従って、バッ
ファメモリ33の容量が小さい場合はバッファメモリ33が
すぐにいっぱいになり、制御用CPU30に対して書込み禁
止制御をかけなければならず、また逆にバッファメモリ
33の容量が大きい場合は多くの通話路盤制御データがバ
ッファメモリ33に蓄えられることとなり、通話路盤への
制御としてはリアルタイム性に欠ける問題がある。
本発明は前述の如き問題点を解決したものであり、その
目的は通話路盤制御データを高速に書替えることができ
るようにすることにある。
目的は通話路盤制御データを高速に書替えることができ
るようにすることにある。
本発明は前述の如き問題点を解決するため、 複数の通話路盤と、該各通話路盤を制御する通話路盤制
御回路とを同期シリアルインタフェースを介して接続し
た通信装置に於いて、 前記通話路盤制御回路は、 通話路盤制御データが格納された２ポートRAMと、 該２ポートRAMの一方のポートに接続され、該２ポートR
AMに対してデータの書込みを行なう制御用CPUと、 前記２ポートRAMに格納されている通路路盤制御データ
を前記２ポートRAMの他方のポートから常時読出す同期
タイミング発生回路と、 前記２ポートRAMの他方のポートから読出されたパラレ
ルデータを、前記同期シリアルインターフェースを通じ
て前記各通話路盤に送出するためにシリアルデータに変
換する同期パラレル／同期シリアル変換回路とを設けた
ものである。
御回路とを同期シリアルインタフェースを介して接続し
た通信装置に於いて、 前記通話路盤制御回路は、 通話路盤制御データが格納された２ポートRAMと、 該２ポートRAMの一方のポートに接続され、該２ポートR
AMに対してデータの書込みを行なう制御用CPUと、 前記２ポートRAMに格納されている通路路盤制御データ
を前記２ポートRAMの他方のポートから常時読出す同期
タイミング発生回路と、 前記２ポートRAMの他方のポートから読出されたパラレ
ルデータを、前記同期シリアルインターフェースを通じ
て前記各通話路盤に送出するためにシリアルデータに変
換する同期パラレル／同期シリアル変換回路とを設けた
ものである。
２ポートRAMの一方のポートから出力された通話路盤制
御データは同期パラレル／同期シリアル変換回路でシリ
アルデータに変換され、同期シリアルインタフェースを
介して各通話路盤に加えられる。また、２ポートRAMに
格納されている通話路盤制御データの変更は２ポートRA
Mの他方のポートに接続されている制御用CPUによって行
なわれる。
御データは同期パラレル／同期シリアル変換回路でシリ
アルデータに変換され、同期シリアルインタフェースを
介して各通話路盤に加えられる。また、２ポートRAMに
格納されている通話路盤制御データの変更は２ポートRA
Mの他方のポートに接続されている制御用CPUによって行
なわれる。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の実施例のブロック図である。
複数の通話路盤１−１〜１−ｎと通話路盤制御回路２と
は同期シリアルインターフェース３を介して接続されて
おり、通話路盤制御回路２は通話路盤制御データが格納
されている２ポートRAM4と、同期タイミング発生回路５
と、同期データバス６と、同期パラレル／同期シリアル
変換回路７と、バッファ８と、制御用CPU9と、制御用CP
U9によって制御される他の周辺回路10と、非同期データ
バス11とを含んでいる。
は同期シリアルインターフェース３を介して接続されて
おり、通話路盤制御回路２は通話路盤制御データが格納
されている２ポートRAM4と、同期タイミング発生回路５
と、同期データバス６と、同期パラレル／同期シリアル
変換回路７と、バッファ８と、制御用CPU9と、制御用CP
U9によって制御される他の周辺回路10と、非同期データ
バス11とを含んでいる。
通話路盤制御データは全て２ポートRAM4に格納されてお
り、同期タイミング発生回路５の制御により常時読出さ
れ、同期データバス６を介して同期パラレル／同期シリ
アル変換回路７に加えられる。同期パラレル／同期シリ
アル変換回路７でシリアルデータに変換された通話路盤
制御データはバッファ８を介して、各通話路盤１−１〜
１−ｎに加えられる。各通話路盤１−１〜１−ｎはいつ
取替えられても通話路盤制御データが常に送られてきて
いるので、動作可能となる。
り、同期タイミング発生回路５の制御により常時読出さ
れ、同期データバス６を介して同期パラレル／同期シリ
アル変換回路７に加えられる。同期パラレル／同期シリ
アル変換回路７でシリアルデータに変換された通話路盤
制御データはバッファ８を介して、各通話路盤１−１〜
１−ｎに加えられる。各通話路盤１−１〜１−ｎはいつ
取替えられても通話路盤制御データが常に送られてきて
いるので、動作可能となる。
制御用CPU9は他の周辺回路10の制御を行なうと共に必要
に応じて２ポートRAM4に格納されている通話路盤制御デ
ータを書替える。２ポートRAM4は同期タイミング発生回
路５により頻繁に読出されているが、これにより、制御
用CPU9によるもう一方のポートからの書込みが妨げられ
ることはない。
に応じて２ポートRAM4に格納されている通話路盤制御デ
ータを書替える。２ポートRAM4は同期タイミング発生回
路５により頻繁に読出されているが、これにより、制御
用CPU9によるもう一方のポートからの書込みが妨げられ
ることはない。
以上説明したように、本発明は、２ポートRAMに通路路
盤制御データを格納し、２ポートRAMの一方のポートに
通話路盤制御データの書込みを行なう制御用CPUを接続
し、更に、同期タイミング発生回路によって２ポートRA
Mの他方のポートから常時読出されている通話路盤制御
データを同期パラレル／同期シリアル変換回路でシリア
ルデータに変換して各通話路盤に供給するようにしたも
のであるので、通話路盤に常時通話路盤制御データを供
給しつつ、高速に通話路盤制御データを変更することが
できる効果がある。
盤制御データを格納し、２ポートRAMの一方のポートに
通話路盤制御データの書込みを行なう制御用CPUを接続
し、更に、同期タイミング発生回路によって２ポートRA
Mの他方のポートから常時読出されている通話路盤制御
データを同期パラレル／同期シリアル変換回路でシリア
ルデータに変換して各通話路盤に供給するようにしたも
のであるので、通話路盤に常時通話路盤制御データを供
給しつつ、高速に通話路盤制御データを変更することが
できる効果がある。
第１図は本発明の実施例のブロック図及び、 第２図は従来例のブロック図である。 図に於いて、１−１〜１−n,21−１〜21−ｎ……通話路
盤、2,22……通話路盤制御回路、3,23……同期シリアル
インタフェース、４……２ポートRAM、5,25……同期タ
イミング発生回路、6,27……同期データバス、7,28……
同期パラレル／同期シリアル変換回路、8,29……バッフ
ァ、9,30……制御用CPU、10,31……他の周辺回路、11,3
2……非同期データバス、26……データバス切換回路、3
3……バッファメモリ。
盤、2,22……通話路盤制御回路、3,23……同期シリアル
インタフェース、４……２ポートRAM、5,25……同期タ
イミング発生回路、6,27……同期データバス、7,28……
同期パラレル／同期シリアル変換回路、8,29……バッフ
ァ、9,30……制御用CPU、10,31……他の周辺回路、11,3
2……非同期データバス、26……データバス切換回路、3
3……バッファメモリ。
Claims (1)
- 【請求項１】複数の通話路盤と、該各通話路盤を制御す
る通話路盤制御回路とを同期シリアルインタフェースを
介して接続した通信装置に於いて、 前記通話路盤制御回路は、 通話路盤制御データが格納された２ポートRAMと、 該２ポートRAMの一方のポートに接続され、該２ポートR
AMに対してデータの書込みを行なう制御用CPUと、 前記２ポートRAMに格納されている通路路盤制御データ
を前記２ポートRAMの一方のポートから常時読出す同期
タイミング発生回路と、 前記２ポートRAMの他方のポートから読出されたパラレ
ルデータを、前記同期シリアルインタフェースを通じて
前記各通話路盤に送出するためにシリアルデータに変換
する同期パラレル／同期シリアル変換回路とを備えたこ
とを特徴とする通話路盤制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62217737A JPH0785545B2 (ja) | 1987-08-31 | 1987-08-31 | 通話路盤制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62217737A JPH0785545B2 (ja) | 1987-08-31 | 1987-08-31 | 通話路盤制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6461133A JPS6461133A (en) | 1989-03-08 |
| JPH0785545B2 true JPH0785545B2 (ja) | 1995-09-13 |
Family
ID=16708962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62217737A Expired - Lifetime JPH0785545B2 (ja) | 1987-08-31 | 1987-08-31 | 通話路盤制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0785545B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0742719B2 (ja) * | 1990-01-26 | 1995-05-10 | 株式会社イナックス | 凍結防止機能付き自動洗浄装置 |
| JPH07119479B2 (ja) * | 1990-01-29 | 1995-12-20 | 株式会社イナックス | 凍結防止機能付き自動洗浄装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61156932A (ja) * | 1984-12-27 | 1986-07-16 | Fujitsu Ltd | チヤンネルデ−タ並び換え制御方式 |
-
1987
- 1987-08-31 JP JP62217737A patent/JPH0785545B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61156932A (ja) * | 1984-12-27 | 1986-07-16 | Fujitsu Ltd | チヤンネルデ−タ並び換え制御方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6461133A (en) | 1989-03-08 |
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