JPS61156932A - チヤンネルデ−タ並び換え制御方式 - Google Patents
チヤンネルデ−タ並び換え制御方式Info
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- JPS61156932A JPS61156932A JP27829084A JP27829084A JPS61156932A JP S61156932 A JPS61156932 A JP S61156932A JP 27829084 A JP27829084 A JP 27829084A JP 27829084 A JP27829084 A JP 27829084A JP S61156932 A JPS61156932 A JP S61156932A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/04—Distributors combined with modulators or demodulators
- H04J3/047—Distributors with transistors or integrated circuits
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- H—ELECTRICITY
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- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
- H04J3/1605—Fixed allocated frame structures
- H04J3/1623—Plesiochronous digital hierarchy [PDH]
- H04J3/1641—Hierarchical systems
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＰＣＭ端局装置等のチャンネルデータ並び換え
制御方式に係り、特に多種類のチャンネルを有するＰＣ
Ｍ端局装置等においてチャンネルデータの並びｉえをき
わめて簡単に可能とした並び換え制御方式に関する。
制御方式に係り、特に多種類のチャンネルを有するＰＣ
Ｍ端局装置等においてチャンネルデータの並びｉえをき
わめて簡単に可能とした並び換え制御方式に関する。
従来のＰＣＭ端局装置は、例えば第４図（ａ）に示す如
く、それぞれ送信部Ｓと受信部Ｒを備えた複数のチャン
ネル１４０−１．４０−２−４０ ＝ ２４、多重化部
４１、分離化部４２、時間順序信号発生部４３．４４、
送信側チャンネルパルス変換部４５、受信側チャンネル
パルス変換部４６等を具備している。そして多重化部４
１からは、ＰＣＭ送信データとして第４図（ｂｌに示す
如く、最初にフレーム識別用の１ビツトＢが付加され、
次いで８ビツト長のタイムスロットＴＳＩ、Ｔ Ｓ ２
−−−ＴＳ２４より構成されるフレームが送出される。
く、それぞれ送信部Ｓと受信部Ｒを備えた複数のチャン
ネル１４０−１．４０−２−４０ ＝ ２４、多重化部
４１、分離化部４２、時間順序信号発生部４３．４４、
送信側チャンネルパルス変換部４５、受信側チャンネル
パルス変換部４６等を具備している。そして多重化部４
１からは、ＰＣＭ送信データとして第４図（ｂｌに示す
如く、最初にフレーム識別用の１ビツトＢが付加され、
次いで８ビツト長のタイムスロットＴＳＩ、Ｔ Ｓ ２
−−−ＴＳ２４より構成されるフレームが送出される。
この第４図（ｂ）に示すデータフォーマットにおけるタ
イムスロットＴＳＩ、Ｔ Ｓ ２−Ｔ Ｓ ２４は、第
４図ｆａ）におけるチャンネル盤４０−１．４０−２−
４０−２４の各送信部Ｓより順次送出された送信データ
である。なお、第４図（ａ）は従来のＰＣＭ−次群端局
装置を示すものであり、チャンネル盤４０−１．４０−
２−４０−２４には、例えば加入者電話機、交換機、そ
の他の装置が接続される。
イムスロットＴＳＩ、Ｔ Ｓ ２−Ｔ Ｓ ２４は、第
４図ｆａ）におけるチャンネル盤４０−１．４０−２−
４０−２４の各送信部Ｓより順次送出された送信データ
である。なお、第４図（ａ）は従来のＰＣＭ−次群端局
装置を示すものであり、チャンネル盤４０−１．４０−
２−４０−２４には、例えば加入者電話機、交換機、そ
の他の装置が接続される。
各チャンネル盤４０−１．４０−２−４０−２４の送信
部Ｓは送信側チャンネルパルス変換部４５から送信パル
スＰ１、Ｐ２・−Ｐ２４が伝達されたとき、■タイムス
ロット分（８ビツト）の送信データを送出する。このと
き各フレーム内における各チャンネル盤４０−１．４０
−２−のチャンネルデータが入るタイムスロットＴＳＩ
、ＴＳ２−・−ＴＳ２４は、第４図世）に示す如くあら
かじめ固定化されており、この順序に従って多重化部４
１よりデータが送出される。
部Ｓは送信側チャンネルパルス変換部４５から送信パル
スＰ１、Ｐ２・−Ｐ２４が伝達されたとき、■タイムス
ロット分（８ビツト）の送信データを送出する。このと
き各フレーム内における各チャンネル盤４０−１．４０
−２−のチャンネルデータが入るタイムスロットＴＳＩ
、ＴＳ２−・−ＴＳ２４は、第４図世）に示す如くあら
かじめ固定化されており、この順序に従って多重化部４
１よりデータが送出される。
またＰＣＭ受信データもそのフレーム内における各チャ
ンネルのタイムスロットの位置は、第４図（ｂ）に示す
如く固定化されている。それ故分離化・部４２では識別
用の１ビツトＢの次の各タイムスロットを、第４図（′
ｂ）の例では、チャンネル盤４０−１．４０−２−４０
−２４の順序でそれぞれの受信部Ｒに伝達する。
ンネルのタイムスロットの位置は、第４図（ｂ）に示す
如く固定化されている。それ故分離化・部４２では識別
用の１ビツトＢの次の各タイムスロットを、第４図（′
ｂ）の例では、チャンネル盤４０−１．４０−２−４０
−２４の順序でそれぞれの受信部Ｒに伝達する。
そしてこのように多重化部４１で各チャンネル盤４０−
１．４０−２−４０−２４から送出されたデータを第４
図（ｂ）に示す順序でＰＣＭ送信データとして多重化す
るため、送信側チャンネルパルス変換部４５からまずチ
ャンネル１４０−１の送信部Ｓに対してチャンネルパル
スＰ１を伝達して送信データを８ビツト出力させ、次に
チャンネルｆｆ１４０−２の送信部Ｓに対してチャンネ
ルパルスＰ２を伝達して送信データを８ビツト出力させ
る。
１．４０−２−４０−２４から送出されたデータを第４
図（ｂ）に示す順序でＰＣＭ送信データとして多重化す
るため、送信側チャンネルパルス変換部４５からまずチ
ャンネル１４０−１の送信部Ｓに対してチャンネルパル
スＰ１を伝達して送信データを８ビツト出力させ、次に
チャンネルｆｆ１４０−２の送信部Ｓに対してチャンネ
ルパルスＰ２を伝達して送信データを８ビツト出力させ
る。
このようにしてチャンネル１４０−１．４０−２−４０
−２４の各送信部Ｓに対してチャンネルパルスＰ１、Ｐ
２−Ｐ ２４を順次伝達することにより多重化部４１
に対し順次送信データを８ビツト出力されるので、これ
により多重化部４１は先頭に１ビツトの識別ビットＢを
付加したタイムスロットＴＳＩ、Ｔ Ｓ ２−Ｔ Ｓ
２４よりなるフレームを出力する。このようなことが繰
り返されＰＣＭ送信データが出力される。
−２４の各送信部Ｓに対してチャンネルパルスＰ１、Ｐ
２−Ｐ ２４を順次伝達することにより多重化部４１
に対し順次送信データを８ビツト出力されるので、これ
により多重化部４１は先頭に１ビツトの識別ビットＢを
付加したタイムスロットＴＳＩ、Ｔ Ｓ ２−Ｔ Ｓ
２４よりなるフレームを出力する。このようなことが繰
り返されＰＣＭ送信データが出力される。
ＰＣＭ受信データに対しては分離化部４２は全く前記と
逆の作用を行ない、フレーム内のチャンネルデータが入
ったタイムスロットの順序が固定されているので、その
順序に対応したチャンネル盤に受信側のチャンネルパル
スＰ１、Ｐ２−を順次出力し、各タイムスロットを所定
のチャンネル盤の受信部Ｒに配分できる。
逆の作用を行ない、フレーム内のチャンネルデータが入
ったタイムスロットの順序が固定されているので、その
順序に対応したチャンネル盤に受信側のチャンネルパル
スＰ１、Ｐ２−を順次出力し、各タイムスロットを所定
のチャンネル盤の受信部Ｒに配分できる。
なお時間順序信号発生部４３．４４は、それぞれ多重化
部４１及び分離化部４２からの指示により一定時間毎に
このようなＰｌ、Ｐ２−・を順次出力するための順序信
号を出力し、これをうけたとき送信側チャンネルパルス
変換部４５、受信側チャンネルパルス変換部４６が前記
各チャンネルパルスを順次出力するものである。
部４１及び分離化部４２からの指示により一定時間毎に
このようなＰｌ、Ｐ２−・を順次出力するための順序信
号を出力し、これをうけたとき送信側チャンネルパルス
変換部４５、受信側チャンネルパルス変換部４６が前記
各チャンネルパルスを順次出力するものである。
ところで前記の如き従来のＰＣＭ端局装置では、フレー
ム内のチャンネルデータとタイムスロットの順序があら
かじめ定められた順序で固定されている。したがって、
例えば特定のタイムスロットをチェックすることにより
各チャンネル盤の動作状態をモニタしようとしても、特
定のタイムスロットには特定のチャンネル盤の出力信号
しか存在しない。例えばタイムスロットＴＳ１２をモニ
タ用に使用しようとしてもこれにはチャンネル盤４Ｏ−
１２（図示省略）の出力しか存在しないので他のチャン
ネル盤の出力状態をチェックすることができない。それ
故、例えば特定のタイムスロットを使用してモニタを行
うときには、そのタイムスロットに他のチャンネル盤の
出力を交互に入れ換えることが必要となる。例えばタイ
ムスロットＴＳ１２にあるときチャンネル盤４０−１の
出力を挿入し、別のときはチャンネル盤４０−２の出力
を挿入するというチャンネル盤のデータの入れ換えを行
うことが要求される。
ム内のチャンネルデータとタイムスロットの順序があら
かじめ定められた順序で固定されている。したがって、
例えば特定のタイムスロットをチェックすることにより
各チャンネル盤の動作状態をモニタしようとしても、特
定のタイムスロットには特定のチャンネル盤の出力信号
しか存在しない。例えばタイムスロットＴＳ１２をモニ
タ用に使用しようとしてもこれにはチャンネル盤４Ｏ−
１２（図示省略）の出力しか存在しないので他のチャン
ネル盤の出力状態をチェックすることができない。それ
故、例えば特定のタイムスロットを使用してモニタを行
うときには、そのタイムスロットに他のチャンネル盤の
出力を交互に入れ換えることが必要となる。例えばタイ
ムスロットＴＳ１２にあるときチャンネル盤４０−１の
出力を挿入し、別のときはチャンネル盤４０−２の出力
を挿入するというチャンネル盤のデータの入れ換えを行
うことが要求される。
それ故、本発明ではタイムスロットにおけるチャンネル
のデータの入れ換えができなかったという問題点をきわ
めて簡単な手法で実現するものである。
のデータの入れ換えができなかったという問題点をきわ
めて簡単な手法で実現するものである。
前記の如き問題点を解決するため本発明のｐｃＭ端局装
置のチャンネルデータ並び換え制御方式では、複数のチ
ャンネル部と、各チャンネル部より送出されたデータを
多重化して送信データを作成する多重化部と受信された
データを分離して各チャンネル部へ送出する分離部とを
備えた端局装置において、データの書替えが可能なメモ
リと、該メモリのアドレスを出力するアドレス発生部と
、該メモリにデータを書込制御する書込制御部と、この
メモリより読出されたデータに応じたチャンネルのチャ
ンネルパルスを出力するチャンネルパルス変換部を設け
たことを特徴とする。
置のチャンネルデータ並び換え制御方式では、複数のチ
ャンネル部と、各チャンネル部より送出されたデータを
多重化して送信データを作成する多重化部と受信された
データを分離して各チャンネル部へ送出する分離部とを
備えた端局装置において、データの書替えが可能なメモ
リと、該メモリのアドレスを出力するアドレス発生部と
、該メモリにデータを書込制御する書込制御部と、この
メモリより読出されたデータに応じたチャンネルのチャ
ンネルパルスを出力するチャンネルパルス変換部を設け
たことを特徴とする。
これにより本発明ではメモリに書込むデータを変えるこ
とにより、ハードを特別に変更することなくチャンネル
データの並び換えを行うことができる。
とにより、ハードを特別に変更することなくチャンネル
データの並び換えを行うことができる。
本発明を一実施例にもとづき詳述するに先立ちその概略
を第２図により説明する。
を第２図により説明する。
本発明では第２図の右側のタイムスロット状態図に示す
如く、例えばタイムスロットＴＳ１２をモニタ用に使用
するため、このタイムスロットＴＳ１２に各チャンネル
盤からの出力を順次配置してこのタイムスロットＴＳ１
２をチェックすることにより各チャンネル盤の状態を監
視する。このため第２図ｆａ）に示す如く、１番目のチ
ャンネルをモニタする場合、タイムスロットＴＳＩにつ
いて、各チャンネル盤に対しｒ １００−０−ＯＪとい
う最初のチャンネル盤に対してのみチャンネルパルスを
出力してタイムスロットＴＳＩに最初のチャンネル盤か
らの出力を配置する。次のタイムスロットＴＳ２につい
ては各チャンネル盤に対し「０１０−０−−− ＯＪと
いう２番目のチャンネル盤に対してのみチャンネルパル
スを出力して、タイムスロッ１−ＴＳ ２には２番目の
チャンネル盤の出力を配置する。同様にしてタイロスロ
ットＴＳ３には３番目のチャンネル盤の出力を配置し、
タイムスロットＴＳ４（図示省略）には４番目のチャン
ネル盤の出力を配置する。以下タイムスロットＴＳ１２
を除き、同様にチャンネル盤の出力が配置される。とこ
ろでタイムスロットＴＳ１２では、前記タイムスロ・ノ
ドＴＳＩと同様に、ｒｌｏｏ−・０」という１番目のチ
ャンネル盤に対してのみチャンネルパルスが出力される
ので、このＴＳＩ２にはＴＳＩと同様に最初のチャンネ
ル盤の出力が配置される。
如く、例えばタイムスロットＴＳ１２をモニタ用に使用
するため、このタイムスロットＴＳ１２に各チャンネル
盤からの出力を順次配置してこのタイムスロットＴＳ１
２をチェックすることにより各チャンネル盤の状態を監
視する。このため第２図ｆａ）に示す如く、１番目のチ
ャンネルをモニタする場合、タイムスロットＴＳＩにつ
いて、各チャンネル盤に対しｒ １００−０−ＯＪとい
う最初のチャンネル盤に対してのみチャンネルパルスを
出力してタイムスロットＴＳＩに最初のチャンネル盤か
らの出力を配置する。次のタイムスロットＴＳ２につい
ては各チャンネル盤に対し「０１０−０−−− ＯＪと
いう２番目のチャンネル盤に対してのみチャンネルパル
スを出力して、タイムスロッ１−ＴＳ ２には２番目の
チャンネル盤の出力を配置する。同様にしてタイロスロ
ットＴＳ３には３番目のチャンネル盤の出力を配置し、
タイムスロットＴＳ４（図示省略）には４番目のチャン
ネル盤の出力を配置する。以下タイムスロットＴＳ１２
を除き、同様にチャンネル盤の出力が配置される。とこ
ろでタイムスロットＴＳ１２では、前記タイムスロ・ノ
ドＴＳＩと同様に、ｒｌｏｏ−・０」という１番目のチ
ャンネル盤に対してのみチャンネルパルスが出力される
ので、このＴＳＩ２にはＴＳＩと同様に最初のチャンネ
ル盤の出力が配置される。
２番目のチャンネルをモニタする場合においても、第２
図（ｂｌに示す如（、タイムスロットＴＳＩ２を除き前
記第２図（ａ）の場合と同様な制御が行われる。ただタ
イムスロットＴＳ１２に対しては、タイムスロットＴＳ
２と同様に、ｒｏ １００−・−〇」という２番目のチ
ャンネル盤に対してのみチャンネルパルスが出力される
ので、このＴＳＩ２にはＴＳ２と同様に２番目のチャン
ネル盤の出力が配置される。
図（ｂｌに示す如（、タイムスロットＴＳＩ２を除き前
記第２図（ａ）の場合と同様な制御が行われる。ただタ
イムスロットＴＳ１２に対しては、タイムスロットＴＳ
２と同様に、ｒｏ １００−・−〇」という２番目のチ
ャンネル盤に対してのみチャンネルパルスが出力される
ので、このＴＳＩ２にはＴＳ２と同様に２番目のチャン
ネル盤の出力が配置される。
このような制御が行われる事により、ＴＳＩ２には３番
目、４番目−のチャンネル盤のいずれかの出力が配置さ
れる。
目、４番目−のチャンネル盤のいずれかの出力が配置さ
れる。
このようにチャンネルパルスの出力を変化させることに
より、タイムスロットのデータを任意のチャンネル盤の
ものに入換えることができる。それ故例えば前記の如く
、特定のタイムスロットに順次各チャンネル盤の出力を
配置することもでき、これによりそのタイムスロットを
監視するのみで各チャンネル盤の状態を監視することが
できる。
より、タイムスロットのデータを任意のチャンネル盤の
ものに入換えることができる。それ故例えば前記の如く
、特定のタイムスロットに順次各チャンネル盤の出力を
配置することもでき、これによりそのタイムスロットを
監視するのみで各チャンネル盤の状態を監視することが
できる。
逆に、受信データにおいても同様に各タイムスロットの
データを各チャンネル盤に入換えて分配することもでき
る。
データを各チャンネル盤に入換えて分配することもでき
る。
本発明の一実施例構成を第１図にもとづき、地図を参照
しつつ詳述する。
しつつ詳述する。
第１図において、１は多重化部、２は時間順序アドレス
発生部、３はメモリ部、４は送信側チャンネルパルス変
換部、５は分離化部、６は時間順序アドレス発生部、７
はメモリ部、８は受信側チャンネルパルス変換部、９は
書込制御部、１〇−１〜１０−２４はチャンネル盤であ
ってそれぞれ送信部Ｓと受信部Ｒを有し第４図に示すチ
ャンネル盤４０−１〜４０−２４と同様に動作するもの
である。
発生部、３はメモリ部、４は送信側チャンネルパルス変
換部、５は分離化部、６は時間順序アドレス発生部、７
はメモリ部、８は受信側チャンネルパルス変換部、９は
書込制御部、１〇−１〜１０−２４はチャンネル盤であ
ってそれぞれ送信部Ｓと受信部Ｒを有し第４図に示すチ
ャンネル盤４０−１〜４０−２４と同様に動作するもの
である。
多重化部ｌは各チャンネル盤ＣＨＩ〜ＣＨ２４（１０−
１〜１Ｏ−２４）から送出されたデータをＰＣＭ送信デ
ータとして多重化するものであって、第４図の多重化部
４１に対応するものである。
１〜１Ｏ−２４）から送出されたデータをＰＣＭ送信デ
ータとして多重化するものであって、第４図の多重化部
４１に対応するものである。
時間順序アドレス発生部２はメモリ部３をアクセスする
ためのアドレスをタイムスロットに応じて順次出力する
ものでありミ例えば第３図に示す如く、５ビツトのアド
レスを順次出力する。例えば第３図（ｂ）に示す如く、
アドレスｒ０００１Ｊ、ｒｏ ＯＯ１０Ｊ、ｒＯｏｏｌ
ｌ」−を順次出力する。
ためのアドレスをタイムスロットに応じて順次出力する
ものでありミ例えば第３図に示す如く、５ビツトのアド
レスを順次出力する。例えば第３図（ｂ）に示す如く、
アドレスｒ０００１Ｊ、ｒｏ ＯＯ１０Ｊ、ｒＯｏｏｌ
ｌ」−を順次出力する。
メモリ部３はチャンネル盤ＣＨＩ〜ＣＨ２４（１０−１
〜１Ｏ−２４）のいずれに対してチャンネルパルスを選
択的に出力すべきかというチャンネルパルス発生データ
が保持されるメモリであって、例えばＦ ＲＯＭ、、
Ｅ２ＲＯＭ、ＲＡＭのように書替え可能なもので構成さ
れている。メモリ部３の出力データは５ビツト構成であ
り、例えば第３図（ｂｌに示す如くアドレスが１０進で
１．２．３と順次変わるとき、これに対応して１０進で
１．２．３−が出力される。
〜１Ｏ−２４）のいずれに対してチャンネルパルスを選
択的に出力すべきかというチャンネルパルス発生データ
が保持されるメモリであって、例えばＦ ＲＯＭ、、
Ｅ２ＲＯＭ、ＲＡＭのように書替え可能なもので構成さ
れている。メモリ部３の出力データは５ビツト構成であ
り、例えば第３図（ｂｌに示す如くアドレスが１０進で
１．２．３と順次変わるとき、これに対応して１０進で
１．２．３−が出力される。
送信側チャンネルパルス変換部４はチャンネル盤ＣＨＩ
〜ＣＨ２４（１０−１〜１Ｏ−２４）に対して送信デー
タの送出を指示するチャンネルパルスをメモリ部３から
伝達されたチャンネルパルス発生データに応じて出力す
るものであり、例えば１０進で１が伝達されたときチャ
ンネル盤ＣＨ１（１０−１）にのみチャンネルパルスＰ
１を出力し、１０進で２が伝達されたときチャンネル盤
ＣＨ２（１０−２）にのみチャンネルパルスＰ２を出力
する。したがってメモリ部３から１０進で１．２．３−
・というチャンネルパルス発生データが伝達されたとき
、これによりチャンネルパルスＰ１、Ｐ２、Ｐ３−・・
を順次出力する。
〜ＣＨ２４（１０−１〜１Ｏ−２４）に対して送信デー
タの送出を指示するチャンネルパルスをメモリ部３から
伝達されたチャンネルパルス発生データに応じて出力す
るものであり、例えば１０進で１が伝達されたときチャ
ンネル盤ＣＨ１（１０−１）にのみチャンネルパルスＰ
１を出力し、１０進で２が伝達されたときチャンネル盤
ＣＨ２（１０−２）にのみチャンネルパルスＰ２を出力
する。したがってメモリ部３から１０進で１．２．３−
・というチャンネルパルス発生データが伝達されたとき
、これによりチャンネルパルスＰ１、Ｐ２、Ｐ３−・・
を順次出力する。
分離化部５は多重化されたＰＣＭ信号を受信したとき、
各タイムスロットをその受信先のチャンネル盤に正確に
分配できるように制御するものであり、第４図の分離化
部４２に対応するものある。
各タイムスロットをその受信先のチャンネル盤に正確に
分配できるように制御するものであり、第４図の分離化
部４２に対応するものある。
時間順序アドレス発生部６はメモリ部７をアクセスする
ためのアドレスをタイムスロットに応じて順次出力する
ものであり、前記時間順序アドレス発生部２と同様に動
作する。
ためのアドレスをタイムスロットに応じて順次出力する
ものであり、前記時間順序アドレス発生部２と同様に動
作する。
メモリ部７はチャンネル盤ＣＨＩ〜ＣＨ２４（１０−１
〜１Ｏ−２４）のいずれに対してチャンネルパルスを選
択的に出力すべきかというチャンネルパルス発生データ
が保持されるメモリであって、前記メモリ部３と同様に
構成されるものである。
〜１Ｏ−２４）のいずれに対してチャンネルパルスを選
択的に出力すべきかというチャンネルパルス発生データ
が保持されるメモリであって、前記メモリ部３と同様に
構成されるものである。
受信側チャンネルパルス変換部８は、チャンネル盤ＣＨ
Ｉ〜ＣＨ２４（１０−１〜１Ｏ−２４）に対してデータ
の受信を指示するチャンネルパルスをメモリ部７からの
チャンネルパルス発生データにもとづき選択的に出力す
るものであり、前記送信側チャンネルパルス変換部４と
同様に動作するものである。
Ｉ〜ＣＨ２４（１０−１〜１Ｏ−２４）に対してデータ
の受信を指示するチャンネルパルスをメモリ部７からの
チャンネルパルス発生データにもとづき選択的に出力す
るものであり、前記送信側チャンネルパルス変換部４と
同様に動作するものである。
書込制御部９はメモリ部３またはメモリ部７に対してデ
ータを書込むための各種制御を行うものであり、同一ア
ドレスに対してメモリ部３から出力されるチャンネルパ
ルス発生データを変更することができるものである。
ータを書込むための各種制御を行うものであり、同一ア
ドレスに対してメモリ部３から出力されるチャンネルパ
ルス発生データを変更することができるものである。
次に本発明の詳細な説明する。
（１１送信順序を変更しない場合、
書込制御部９からメモリ部３に対して例えば第３図（Ｃ
１に示す如く、アドレス１．２．３−２４に対応して１
０進の数値１．２．３・・・２４が出力されるようにチ
ャンネルパルス発生データを書込む。
１に示す如く、アドレス１．２．３−２４に対応して１
０進の数値１．２．３・・・２４が出力されるようにチ
ャンネルパルス発生データを書込む。
そして時間順序７１ルス発生部２からアドレス１．２−
・−・を順次出力する。これにより前記チャンネルパル
ス発生データが順次送信側チャンネルパルス変換部４に
送出され、これにより送信側チャンネルパルス変換部４
はまずチャンネル１ｃＨ１（１０−１）の送信部Ｓにチ
ャンネルパルスＰ１を送出し、次にチャンネル盤ＣＨ２
（１０−２）の送信部ＳにチャンネルパルスＰ２を送出
する。このようにして前記チャンネルパルス発生データ
１．２−にもとづきチャンネル盤ＣＨＩ、ＣＨ２−（１
０−１〜１Ｏ−２４）にチャンネルパルスＰ１、Ｐ２−
が順次伝達される。これにより各チャンネル盤ＣＨＩ、
ＣＨ２・・・（１０−１〜１０−２４＞の送信部Ｓはそ
れぞれのデータを例えば８ビツトずつ多重化部１に出力
し、これらが多重化部１により多重化されて第３図（Ｃ
１に示す如（、タイムスロ７ ）ＴＳ Ｌ、ＴＳ２−に
チャンネル盤ＣＨＩ、ＣＨ２−−−（１０−１〜１Ｏ−
２４）からのデータが分配されたフレームが構成され、
ＰＣＭ送信データとして出力される。それ故、メモリ部
３の前記データを書込制御部３が変更しない限り、この
順序でデータが分配されたフレームが送出される。
・−・を順次出力する。これにより前記チャンネルパル
ス発生データが順次送信側チャンネルパルス変換部４に
送出され、これにより送信側チャンネルパルス変換部４
はまずチャンネル１ｃＨ１（１０−１）の送信部Ｓにチ
ャンネルパルスＰ１を送出し、次にチャンネル盤ＣＨ２
（１０−２）の送信部ＳにチャンネルパルスＰ２を送出
する。このようにして前記チャンネルパルス発生データ
１．２−にもとづきチャンネル盤ＣＨＩ、ＣＨ２−（１
０−１〜１Ｏ−２４）にチャンネルパルスＰ１、Ｐ２−
が順次伝達される。これにより各チャンネル盤ＣＨＩ、
ＣＨ２・・・（１０−１〜１０−２４＞の送信部Ｓはそ
れぞれのデータを例えば８ビツトずつ多重化部１に出力
し、これらが多重化部１により多重化されて第３図（Ｃ
１に示す如（、タイムスロ７ ）ＴＳ Ｌ、ＴＳ２−に
チャンネル盤ＣＨＩ、ＣＨ２−−−（１０−１〜１Ｏ−
２４）からのデータが分配されたフレームが構成され、
ＰＣＭ送信データとして出力される。それ故、メモリ部
３の前記データを書込制御部３が変更しない限り、この
順序でデータが分配されたフレームが送出される。
このとき受信側では各フレームの分配順序がわかってい
るので、例えば分離化部５にこのような配置のＰＣＭ受
信データが伝達されるとき、その受信側のメモリ部７に
もメモリ部３と同一のデータが記入されている。したが
って時間順序アドレス発生部６からアドレス１．２−が
出力されたとき、メモリ部７から同様にチャンネルパル
ス発生データ１．２−が出力される。受信側チャンネル
パルス変換部８はこれらのチャンネルパルス発生データ
１．２−を受けて、これまた同様にチャンネルパルスＰ
１、Ｐ２−をチャンネル盤ＣＨＩ、ＣＨ２−−（１０−
１〜１Ｏ−２４）の各受信部Ｒに順次伝達する。これに
より第３図（Ｃ１に示す各タイムスロットＴＳ１、ＴＳ
２−のデータが所定のチャンネル盤ＣＨＩ、ＣＨ２’−
１１０−１〜１Ｏ−２４）に受信されることになる。
るので、例えば分離化部５にこのような配置のＰＣＭ受
信データが伝達されるとき、その受信側のメモリ部７に
もメモリ部３と同一のデータが記入されている。したが
って時間順序アドレス発生部６からアドレス１．２−が
出力されたとき、メモリ部７から同様にチャンネルパル
ス発生データ１．２−が出力される。受信側チャンネル
パルス変換部８はこれらのチャンネルパルス発生データ
１．２−を受けて、これまた同様にチャンネルパルスＰ
１、Ｐ２−をチャンネル盤ＣＨＩ、ＣＨ２−−（１０−
１〜１Ｏ−２４）の各受信部Ｒに順次伝達する。これに
より第３図（Ｃ１に示す各タイムスロットＴＳ１、ＴＳ
２−のデータが所定のチャンネル盤ＣＨＩ、ＣＨ２’−
１１０−１〜１Ｏ−２４）に受信されることになる。
（２）送信順序を変更するとき、
Ａ、第２図の場合、
ｉ）第２図に示す如く、（ａｌ、（ｂ）、（Ｃ１、＋ｄ
）の特定タイムスロット（この例ではタイムスロットＴ
Ｓ１２）に各チャンネル盤の出力を順次配置させるとき
、ます書込制御部９はメモリ部３に対して第３図（ｄｌ
の■に示すデータを記入する。この場合、アドレス１２
にはアドレス１と同一データを記入する。そして時間順
序アドレス発生部２からアドレス１．２−２４を順次出
力させれば、前記と同様に送信側チャンネルパルス変換
部４からチャンネル盤ＣＨＩ、ＣＨ：２−（１０−１〜
１Ｏ−２４）に対して順次チャンネルパルスＰ１、Ｐ２
−が送出される。しかしアドレス１２にはアドレス１と
同じく、１０進数で１が記入されているので、このとき
チャンネル盤ＣＨＩ （１０−１）に対してチャンネ
ルパルスが送出される。それ故タイムスロットＴＳＩと
ＴＳ１２には同じチャンネル盤ＣＨＩ （１０−１）
より出力されたデータが配置されている第１フレームが
多重化部１から出力される。
）の特定タイムスロット（この例ではタイムスロットＴ
Ｓ１２）に各チャンネル盤の出力を順次配置させるとき
、ます書込制御部９はメモリ部３に対して第３図（ｄｌ
の■に示すデータを記入する。この場合、アドレス１２
にはアドレス１と同一データを記入する。そして時間順
序アドレス発生部２からアドレス１．２−２４を順次出
力させれば、前記と同様に送信側チャンネルパルス変換
部４からチャンネル盤ＣＨＩ、ＣＨ：２−（１０−１〜
１Ｏ−２４）に対して順次チャンネルパルスＰ１、Ｐ２
−が送出される。しかしアドレス１２にはアドレス１と
同じく、１０進数で１が記入されているので、このとき
チャンネル盤ＣＨＩ （１０−１）に対してチャンネ
ルパルスが送出される。それ故タイムスロットＴＳＩと
ＴＳ１２には同じチャンネル盤ＣＨＩ （１０−１）
より出力されたデータが配置されている第１フレームが
多重化部１から出力される。
ｉｉ ）次に書込制御部９はメモリ部３に対して第３図
（ｄｌ■に示す如く、アドレス２と１２にそれぞれ１０
進数の２を記入する。これにより前記ｉ）と同様に、タ
イムスロットＴＳ２とＴＳ１２にチャンネル盤ＣＨ２（
１０−２）のデータが分配されることになる。なお受信
側では、そのメモリ部７を送信側のメモリ部３と同様に
書込制御部９でその受信データを所定のチャンネル盤に
分配することができる。このようにして受信側の特定の
チャンネル盤に順次他のチャンネル盤に受信したデータ
を分配することができる。
（ｄｌ■に示す如く、アドレス２と１２にそれぞれ１０
進数の２を記入する。これにより前記ｉ）と同様に、タ
イムスロットＴＳ２とＴＳ１２にチャンネル盤ＣＨ２（
１０−２）のデータが分配されることになる。なお受信
側では、そのメモリ部７を送信側のメモリ部３と同様に
書込制御部９でその受信データを所定のチャンネル盤に
分配することができる。このようにして受信側の特定の
チャンネル盤に順次他のチャンネル盤に受信したデータ
を分配することができる。
Ｂ、第３図（ｅ）の場合、
前記Ａの場合には特定のチャンネル盤が空いていること
が必要であるが、第３図（ｅ）の如く、メモリ部３のデ
ータを順次書替えることにより全チャンネル盤を使用し
つつ特定のタイムスロットに順次全チャンネル盤のデー
タを分配することができる。
が必要であるが、第３図（ｅ）の如く、メモリ部３のデ
ータを順次書替えることにより全チャンネル盤を使用し
つつ特定のタイムスロットに順次全チャンネル盤のデー
タを分配することができる。
なお前記説明では特定のタイムスロットに順次各チャン
ネル盤のデータを分配する例について説明したが、本発
明は勿論このような場合にのみ限定されるものではない
。またメモリ部のアドレスや出力データが５ビツトの例
について説明したが勿論これのみに限定されるものでは
ない。
ネル盤のデータを分配する例について説明したが、本発
明は勿論このような場合にのみ限定されるものではない
。またメモリ部のアドレスや出力データが５ビツトの例
について説明したが勿論これのみに限定されるものでは
ない。
以上説明のように、本発明では、多種類のチャンネルを
有するＰＣＭ端局装置においてチャンネルパルスを変換
させるための情報をメモリに記憶させ、この情報を用い
てチャンネルパルスを変換させることによりチャンネル
のデータの並びを設定することができる。またメモリに
記憶されるべき情報を変更することにより、ハードウェ
アを変更することなく。チャンネルの並びを簡単に変更
できる。
有するＰＣＭ端局装置においてチャンネルパルスを変換
させるための情報をメモリに記憶させ、この情報を用い
てチャンネルパルスを変換させることによりチャンネル
のデータの並びを設定することができる。またメモリに
記憶されるべき情報を変更することにより、ハードウェ
アを変更することなく。チャンネルの並びを簡単に変更
できる。
本発明によればＰＣＭ送信データにおけるチャンネルデ
ータの並び換えをハードウェアを変更することなくメモ
リの内容を書替えることにより任意に行うことができる
。
ータの並び換えをハードウェアを変更することなくメモ
リの内容を書替えることにより任意に行うことができる
。
第１図は本発明の一実施例構成図、第２図は本発明の概
略説明図、第３図（ａ）、（ｂｌは本発明におけるメモ
リ部の入力および出力状態説明図、第３図（Ｃ１、（ｄ
）、（ｅｌはチャンネルの並び換え状態説明図、第４図
は従来装置の説明図である。 図中、１は多重化部、２は時間順序アドレス発生部、３
はメモリ部、４は送信側チャンネルパルス変換部、５ば
分離化部、６は時間順序アドレス発生部、７はメモリ部
、８は受信側チャンネルパルス変換部、９は書込制御部
を示す。
略説明図、第３図（ａ）、（ｂｌは本発明におけるメモ
リ部の入力および出力状態説明図、第３図（Ｃ１、（ｄ
）、（ｅｌはチャンネルの並び換え状態説明図、第４図
は従来装置の説明図である。 図中、１は多重化部、２は時間順序アドレス発生部、３
はメモリ部、４は送信側チャンネルパルス変換部、５ば
分離化部、６は時間順序アドレス発生部、７はメモリ部
、８は受信側チャンネルパルス変換部、９は書込制御部
を示す。
Claims (1)
- 複数のチャンネル部と、各チャンネル部より送出された
データを多重化して送信データを作成する多重化部と受
信されたデータを分離して各チャンネル部へ送出する分
離部とを備えた端局装置において、データの書替えが可
能なメモリと、該メモリのアドレスを出力するアドレス
発生部と、該メモリにデータを書込制御する書込制御部
と、このメモリより読出されたデータに応じたチャンネ
ルのチャンネルパルスを出力するチャンネルパルス変換
部を設けたことを特徴とするチャンネルデータ並び換え
制御方式。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27829084A JPS61156932A (ja) | 1984-12-27 | 1984-12-27 | チヤンネルデ−タ並び換え制御方式 |
| CA000498505A CA1255018A (en) | 1984-12-27 | 1985-12-23 | System for controlling a change of sequence order of channel data |
| EP85116619A EP0186912B1 (en) | 1984-12-27 | 1985-12-27 | System for controlling a change of sequence order of channel data |
| DE8585116619T DE3585827D1 (de) | 1984-12-27 | 1985-12-27 | System zur steuerung einer aenderung der reihenfolge von kanaldaten. |
| US06/813,851 US4740959A (en) | 1984-12-27 | 1985-12-27 | System for controlling a change of sequence order of channel data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27829084A JPS61156932A (ja) | 1984-12-27 | 1984-12-27 | チヤンネルデ−タ並び換え制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61156932A true JPS61156932A (ja) | 1986-07-16 |
Family
ID=17595287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27829084A Pending JPS61156932A (ja) | 1984-12-27 | 1984-12-27 | チヤンネルデ−タ並び換え制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61156932A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6364155A (ja) * | 1986-09-04 | 1988-03-22 | Matsushita Commun Ind Co Ltd | 多重信号制御回路 |
| JPS6461133A (en) * | 1987-08-31 | 1989-03-08 | Nec Corp | Channel board control circuit |
| JPH02152336A (ja) * | 1988-12-05 | 1990-06-12 | Nec Corp | ディジタル多重化器 |
-
1984
- 1984-12-27 JP JP27829084A patent/JPS61156932A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6364155A (ja) * | 1986-09-04 | 1988-03-22 | Matsushita Commun Ind Co Ltd | 多重信号制御回路 |
| JPS6461133A (en) * | 1987-08-31 | 1989-03-08 | Nec Corp | Channel board control circuit |
| JPH0785545B2 (ja) * | 1987-08-31 | 1995-09-13 | 日本電気株式会社 | 通話路盤制御回路 |
| JPH02152336A (ja) * | 1988-12-05 | 1990-06-12 | Nec Corp | ディジタル多重化器 |
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