JPH1146171A - 時分割多重化信号分離装置 - Google Patents
時分割多重化信号分離装置Info
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- JPH1146171A JPH1146171A JP19955197A JP19955197A JPH1146171A JP H1146171 A JPH1146171 A JP H1146171A JP 19955197 A JP19955197 A JP 19955197A JP 19955197 A JP19955197 A JP 19955197A JP H1146171 A JPH1146171 A JP H1146171A
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Abstract
(57)【要約】
【課題】 分離したチャネル信号を指定した任意の出力
ラインに割り当て、複数のチャネル信号と複数の出力ラ
インに接続される通信端末との任意の選択を容易に出来
るようにする。 【解決手段】 出力ライン設定データ処理回路２ａ，２
ｂは、それぞれに処理回路選別部３から入力された出力
ライン設定データＳ１２、クロック信号Ｓ６及びＣＨア
ドレス信号Ｓ９に基づいて、ＦＩＦＯメモリ５ａ〜５Ｎ
が多重化信号Ｓ７を読み込むための読込指示信号１０
ａ，１０ｂを生成する。切替回路４がＦＩＦＯメモリ５
ａ〜５Ｎへ切替信号Ｓ１３で指示された読込指示信号１
０ｃを送出する。ＦＩＦＯメモリ５ａ〜５Ｎは、読込指
示信号１０ｃによって指示された多重化信号Ｓ７のフレ
ームのチャネル信号ＣＨ１〜ＣＨＮを読み込む。この
後、ＦＩＦＯメモリ５ａ〜５Ｎは、送出指示信号Ｓ１１
ａ〜Ｓ１１Ｎの入力によって、読み込んでいるチャネル
信号ＣＨ１〜ＣＨＮを出力ライン１〜Ｎから送出する。
ラインに割り当て、複数のチャネル信号と複数の出力ラ
インに接続される通信端末との任意の選択を容易に出来
るようにする。 【解決手段】 出力ライン設定データ処理回路２ａ，２
ｂは、それぞれに処理回路選別部３から入力された出力
ライン設定データＳ１２、クロック信号Ｓ６及びＣＨア
ドレス信号Ｓ９に基づいて、ＦＩＦＯメモリ５ａ〜５Ｎ
が多重化信号Ｓ７を読み込むための読込指示信号１０
ａ，１０ｂを生成する。切替回路４がＦＩＦＯメモリ５
ａ〜５Ｎへ切替信号Ｓ１３で指示された読込指示信号１
０ｃを送出する。ＦＩＦＯメモリ５ａ〜５Ｎは、読込指
示信号１０ｃによって指示された多重化信号Ｓ７のフレ
ームのチャネル信号ＣＨ１〜ＣＨＮを読み込む。この
後、ＦＩＦＯメモリ５ａ〜５Ｎは、送出指示信号Ｓ１１
ａ〜Ｓ１１Ｎの入力によって、読み込んでいるチャネル
信号ＣＨ１〜ＣＨＮを出力ライン１〜Ｎから送出する。
Description
【０００１】
【発明の属する技術分野】本発明は、時分割多重接続
（ＴＤＭＡ）通信装置などに用いられ、分離した時分割
多重化信号におけるフレームごとの各チャネル信号をそ
れぞれの出力ラインへ送出する時分割多重化信号分離装
置に関する。
（ＴＤＭＡ）通信装置などに用いられ、分離した時分割
多重化信号におけるフレームごとの各チャネル信号をそ
れぞれの出力ラインへ送出する時分割多重化信号分離装
置に関する。
【０００２】
【従来の技術】従来、この種の時分割多重化信号分離装
置は、時分割多重化信号から分離した各チャネル信号を
それぞれの出力ラインを通じて通信端末に送出すること
を目的として使用されている。このような時分割多重化
信号分離装置として、ＦＩＦＯ(First In First Out)メ
モリや２ポートＲＡＭを用いた構成が周知である。
置は、時分割多重化信号から分離した各チャネル信号を
それぞれの出力ラインを通じて通信端末に送出すること
を目的として使用されている。このような時分割多重化
信号分離装置として、ＦＩＦＯ(First In First Out)メ
モリや２ポートＲＡＭを用いた構成が周知である。
【０００３】このＦＩＦＯメモリを用いた例として特開
平６ー６１９５９号「時分割多重分離回路」公報及び特
開平３ー７１７３２号「データ多重分離回路」公報で開
示された従来例を挙げることが出来る。
平６ー６１９５９号「時分割多重分離回路」公報及び特
開平３ー７１７３２号「データ多重分離回路」公報で開
示された従来例を挙げることが出来る。
【０００４】特開平６ー６１９５９号の従来例における
図６に示す構成では、セレクタが入力される多重化信号
を切替制御信号に基づいて、複数のＦＩＦＯメモリに送
出する。このＦＩＦＯメモリでは、共通のクロック信号
と書込制御信号とに基づいて時分割多重化信号のチャネ
ル信号の書き込みを行う。この後、複数のＦＩＦＯメモ
リのそれぞれが記憶しているチャネル信号を、共通のク
ロック信号及びチャネルごとに対応する読出制御信号で
読み出して、複数のＦＩＦＯメモリのそれぞれの出力ラ
インから送出する。
図６に示す構成では、セレクタが入力される多重化信号
を切替制御信号に基づいて、複数のＦＩＦＯメモリに送
出する。このＦＩＦＯメモリでは、共通のクロック信号
と書込制御信号とに基づいて時分割多重化信号のチャネ
ル信号の書き込みを行う。この後、複数のＦＩＦＯメモ
リのそれぞれが記憶しているチャネル信号を、共通のク
ロック信号及びチャネルごとに対応する読出制御信号で
読み出して、複数のＦＩＦＯメモリのそれぞれの出力ラ
インから送出する。
【０００５】また、特開平３ー７１７３２号の従来例に
おける図６の受信側の構成も、特開平６ー６１９５９号
の従来例における図６に示す構成と基本的に同様の動作
である。
おける図６の受信側の構成も、特開平６ー６１９５９号
の従来例における図６に示す構成と基本的に同様の動作
である。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来例では、時分割多重化信号を各チャネル信号ごとに分
離して複数のそれぞれの出力ラインから送出する場合、
各チャネル信号を予め設定したそれぞれの出力ラインか
ら送出している。すなわち、分離した各チャネル信号を
送出する出力ラインが初期設定によるチャネル信号ごと
に固定である。
来例では、時分割多重化信号を各チャネル信号ごとに分
離して複数のそれぞれの出力ラインから送出する場合、
各チャネル信号を予め設定したそれぞれの出力ラインか
ら送出している。すなわち、分離した各チャネル信号を
送出する出力ラインが初期設定によるチャネル信号ごと
に固定である。
【０００７】例えば、３台の通信端末がそれぞれチャネ
ル信号ＣＨ１，ＣＨ２，ＣＨ３を送出する出力ラインに
固定的に接続されて、その通信を行う。したがって、３
台の通信端末がチャネル信号ＣＨ１〜ＣＨ３を自由に選
択して、その通信を行うことが出来ないため、通信端末
に対する出力ラインの接続を変更する必要がある。この
場合、その接続変更が面倒である。かつ、この接続変更
時にチャネル信号の送出が途切れてしまう。このように
従来例の時分割多重化信号分離装置はその使用上の利便
性が悪いという欠点があった。
ル信号ＣＨ１，ＣＨ２，ＣＨ３を送出する出力ラインに
固定的に接続されて、その通信を行う。したがって、３
台の通信端末がチャネル信号ＣＨ１〜ＣＨ３を自由に選
択して、その通信を行うことが出来ないため、通信端末
に対する出力ラインの接続を変更する必要がある。この
場合、その接続変更が面倒である。かつ、この接続変更
時にチャネル信号の送出が途切れてしまう。このように
従来例の時分割多重化信号分離装置はその使用上の利便
性が悪いという欠点があった。
【０００８】本発明は、このような従来の技術における
課題を解決するものであり、分離したチャネル信号を指
定した任意の出力ラインに割り当て、かつ、チャネル信
号が途切れることなく送出できるようになり、複数のチ
ャネル信号と複数の出力ラインに接続される通信端末と
を任意に選択する組み合わせが信号設定のみで容易に可
能になって、通信端末の使用上の利便性が向上する時分
割多重化信号分離装置の提供を目的とする。
課題を解決するものであり、分離したチャネル信号を指
定した任意の出力ラインに割り当て、かつ、チャネル信
号が途切れることなく送出できるようになり、複数のチ
ャネル信号と複数の出力ラインに接続される通信端末と
を任意に選択する組み合わせが信号設定のみで容易に可
能になって、通信端末の使用上の利便性が向上する時分
割多重化信号分離装置の提供を目的とする。
【０００９】
【課題を解決するための手段】上記課題を達成するため
に、請求項１記載の発明は、多重化信号をフレームごと
のチャネル信号に分離して複数の出力ラインを通じて送
出する時分割多重化信号分離装置であり、入力される多
重化信号におけるフレームごとのチャネル信号を分離
し、かつ、分離したチャネル信号を任意の出力ラインに
割り当て送出する処理を行う分離送出処理手段を備える
構成としてある。
に、請求項１記載の発明は、多重化信号をフレームごと
のチャネル信号に分離して複数の出力ラインを通じて送
出する時分割多重化信号分離装置であり、入力される多
重化信号におけるフレームごとのチャネル信号を分離
し、かつ、分離したチャネル信号を任意の出力ラインに
割り当て送出する処理を行う分離送出処理手段を備える
構成としてある。
【００１０】請求項２記載の時分割多重化信号分離装置
は、前記分離送出処理手段として、読込指示信号に対応
する多重化信号のフレームごとのチャネル信号を読み込
み、かつ、読出指示信号で読み出してそれぞれの出力ラ
インを通じて送出する複数の記憶送出手段と、複数の記
憶送出手段の出力ラインに割り当てる多重化信号におけ
るフレームごとのチャネル信号を、複数の記憶送出手段
のそれぞれが読み込むための読込指示信号を送出する読
込指示信号送出手段とを備える構成としてある。
は、前記分離送出処理手段として、読込指示信号に対応
する多重化信号のフレームごとのチャネル信号を読み込
み、かつ、読出指示信号で読み出してそれぞれの出力ラ
インを通じて送出する複数の記憶送出手段と、複数の記
憶送出手段の出力ラインに割り当てる多重化信号におけ
るフレームごとのチャネル信号を、複数の記憶送出手段
のそれぞれが読み込むための読込指示信号を送出する読
込指示信号送出手段とを備える構成としてある。
【００１１】請求項３記載の時分割多重化信号分離装置
は、前記記憶送出手段として、ＦＩＦＯメモリを用いる
構成としてある。
は、前記記憶送出手段として、ＦＩＦＯメモリを用いる
構成としてある。
【００１２】請求項４記載の時分割多重化信号分離装置
は、前記読込指示信号送出手段として、複数の記憶送出
手段のそれぞれが、フレームにおける指定したチャネル
信号を読み込むための読込指示信号を送出する出力ライ
ン設定データ処理回路と、フレームごとのチャネル信号
を、いずれの記憶送出手段の出力ラインに割り当てて送
出するかを示す出力ライン設定データを送出する処理回
路選別部と、出力ライン設定データ処理回路からの読込
指示信号を切替信号に基づいて記憶送出手段へ送出する
切替回路とを備える構成としてある。
は、前記読込指示信号送出手段として、複数の記憶送出
手段のそれぞれが、フレームにおける指定したチャネル
信号を読み込むための読込指示信号を送出する出力ライ
ン設定データ処理回路と、フレームごとのチャネル信号
を、いずれの記憶送出手段の出力ラインに割り当てて送
出するかを示す出力ライン設定データを送出する処理回
路選別部と、出力ライン設定データ処理回路からの読込
指示信号を切替信号に基づいて記憶送出手段へ送出する
切替回路とを備える構成としてある。
【００１３】請求項５記載の時分割多重化信号分離装置
は、前記出力ライン設定データ処理回路を、少なくとも
二つで構成し、かつ、処理回路選別部がフレーム同期を
確立して複数の出力ライン設定データ処理回路のいずれ
かを選択して出力ライン設定データを送出する二重化構
成としてある。
は、前記出力ライン設定データ処理回路を、少なくとも
二つで構成し、かつ、処理回路選別部がフレーム同期を
確立して複数の出力ライン設定データ処理回路のいずれ
かを選択して出力ライン設定データを送出する二重化構
成としてある。
【００１４】このような構成の請求項１，２，３，４記
載の発明の時分割多重化信号分離装置によれば、入力さ
れる多重化信号におけるフレームごとのチャネル信号を
分離し、かつ、任意の出力ラインに割り当てて送出す
る。
載の発明の時分割多重化信号分離装置によれば、入力さ
れる多重化信号におけるフレームごとのチャネル信号を
分離し、かつ、任意の出力ラインに割り当てて送出す
る。
【００１５】すなわち、複数の記憶送出手段、例えば、
ＦＩＦＯメモリのそれぞれが読込指示信号に対応する多
重化信号のフレームごとのチャネル信号を読み込み、か
つ、読出指示信号で読み出してそれぞれの出力ラインを
通じて送出する。また、読込指示信号送出手段が、複数
の記憶送出手段の出力ラインに割り当てる多重化信号に
おけるフレームごとのチャネル信号を、複数の記憶送出
手段のそれぞれが読み込むための読込指示信号を送出す
る。
ＦＩＦＯメモリのそれぞれが読込指示信号に対応する多
重化信号のフレームごとのチャネル信号を読み込み、か
つ、読出指示信号で読み出してそれぞれの出力ラインを
通じて送出する。また、読込指示信号送出手段が、複数
の記憶送出手段の出力ラインに割り当てる多重化信号に
おけるフレームごとのチャネル信号を、複数の記憶送出
手段のそれぞれが読み込むための読込指示信号を送出す
る。
【００１６】この結果、分離したチャネル信号を指定し
た任意の出力ラインに割り当てて、送出できるようにな
り、複数のチャネル信号と複数の出力ラインに接続され
る通信端末との任意の選択による組み合わせが、従来例
のように面倒な接続変更を行わずに容易に可能となる。
したがって、多種類の通信端末を入れ替えて使用するな
どの使用上の利便性が向上する。
た任意の出力ラインに割り当てて、送出できるようにな
り、複数のチャネル信号と複数の出力ラインに接続され
る通信端末との任意の選択による組み合わせが、従来例
のように面倒な接続変更を行わずに容易に可能となる。
したがって、多種類の通信端末を入れ替えて使用するな
どの使用上の利便性が向上する。
【００１７】請求項５記載の発明の時分割多重化信号分
離装置は、処理回路選別部がフレーム同期を確立して複
数の出力ライン設定データ処理回路のいずれかを選択す
るための出力ライン設定データを送出する二重化構成と
なっている。
離装置は、処理回路選別部がフレーム同期を確立して複
数の出力ライン設定データ処理回路のいずれかを選択す
るための出力ライン設定データを送出する二重化構成と
なっている。
【００１８】この結果、分離したチャネル信号を指定し
た任意の多数の出力ラインに割り当てが出来るととも
に、この選択の割り当てを変更した際にもチャネル信号
が途切れることなく送出できるようになる。この場合
も、複数のチャネル信号と複数の出力ラインに接続され
る通信端末との任意の選択による組み合わせが容易に可
能となる。
た任意の多数の出力ラインに割り当てが出来るととも
に、この選択の割り当てを変更した際にもチャネル信号
が途切れることなく送出できるようになる。この場合
も、複数のチャネル信号と複数の出力ラインに接続され
る通信端末との任意の選択による組み合わせが容易に可
能となる。
【００１９】
【発明の実施の形態】次に、本発明の時分割多重化信号
分離装置の実施の形態を図面を参照して詳細に説明す
る。図１は本発明の時分割多重化信号分離装置の実施形
態における構成を示すブロック図である。この時分割多
重化信号分離装置は、入力されるクロック信号Ｓ６及び
フレーム信号Ｓ８に基づいてフレームごとのチャネルの
アドレスを示すＣＨアドレス信号Ｓ９を送出するクロッ
ク信号処理回路１を有している。
分離装置の実施の形態を図面を参照して詳細に説明す
る。図１は本発明の時分割多重化信号分離装置の実施形
態における構成を示すブロック図である。この時分割多
重化信号分離装置は、入力されるクロック信号Ｓ６及び
フレーム信号Ｓ８に基づいてフレームごとのチャネルの
アドレスを示すＣＨアドレス信号Ｓ９を送出するクロッ
ク信号処理回路１を有している。
【００２０】また、この時分割多重化信号分離装置は、
ＦＩＦＯメモリ５ａ，５ｂ…５Ｎのそれぞれが、フレー
ムのいずれのチャネル信号を読み込むかの指示を行うた
めの読込指示信号１０ａを送出する出力ライン設定デー
タ処理回路２ａと、ＦＩＦＯメモリ５ａ〜５Ｎのそれぞ
れが、フレームのいずれのチャネル信号を読み込むかの
指示を行うための読込指示信号１０ｂを送出する出力ラ
イン設定データ処理回路２ｂとを有している。
ＦＩＦＯメモリ５ａ，５ｂ…５Ｎのそれぞれが、フレー
ムのいずれのチャネル信号を読み込むかの指示を行うた
めの読込指示信号１０ａを送出する出力ライン設定デー
タ処理回路２ａと、ＦＩＦＯメモリ５ａ〜５Ｎのそれぞ
れが、フレームのいずれのチャネル信号を読み込むかの
指示を行うための読込指示信号１０ｂを送出する出力ラ
イン設定データ処理回路２ｂとを有している。
【００２１】更に、この時分割多重化信号分離装置は、
出力ライン設定データ処理回路２ａ，２ｂの一方へ、例
えば、現在選択されていない一方へ多重化信号Ｓ７にお
けるフレームごとのチャネル信号ＣＨ１，ＣＨ２…ＣＨ
Ｎを、ＦＩＦＯメモリ５ａ，５ｂ…５Ｎにおける出力ラ
イン２１，２２…２Ｎのいずれに割り当てるかの選択を
指定するための出力ライン設定データＳ１２を送出する
処理回路選別部３を有している。この処理回路選別部３
は、フレーム同期を確立して、出力ライン設定データ処
理回路２ａ，２ｂのいずれかを選択して読込指示信号１
０ａ，１０ｂ（出力ライン設定データ）を送出する。
出力ライン設定データ処理回路２ａ，２ｂの一方へ、例
えば、現在選択されていない一方へ多重化信号Ｓ７にお
けるフレームごとのチャネル信号ＣＨ１，ＣＨ２…ＣＨ
Ｎを、ＦＩＦＯメモリ５ａ，５ｂ…５Ｎにおける出力ラ
イン２１，２２…２Ｎのいずれに割り当てるかの選択を
指定するための出力ライン設定データＳ１２を送出する
処理回路選別部３を有している。この処理回路選別部３
は、フレーム同期を確立して、出力ライン設定データ処
理回路２ａ，２ｂのいずれかを選択して読込指示信号１
０ａ，１０ｂ（出力ライン設定データ）を送出する。
【００２２】また、この時分割多重化信号分離装置は、
出力ライン設定データ処理回路２ａ，２ｂからの読込指
示信号１０ａ，１０ｂを、切替信号Ｓ１３に基づいて選
択し、この選択した読込指示信号１０ｃを送出する切替
回路４と、多重化信号Ｓ７のフレームにおけるチャネル
信号ＣＨ１〜ＣＨＮのいずれかを読込指示信号１０ｃに
基づいて読み込み、かつ、送出指示信号Ｓ１１ａに基づ
いて出力ライン２１から図示しない通信端末へ送出する
ＦＩＦＯメモリ５ａとを有している。
出力ライン設定データ処理回路２ａ，２ｂからの読込指
示信号１０ａ，１０ｂを、切替信号Ｓ１３に基づいて選
択し、この選択した読込指示信号１０ｃを送出する切替
回路４と、多重化信号Ｓ７のフレームにおけるチャネル
信号ＣＨ１〜ＣＨＮのいずれかを読込指示信号１０ｃに
基づいて読み込み、かつ、送出指示信号Ｓ１１ａに基づ
いて出力ライン２１から図示しない通信端末へ送出する
ＦＩＦＯメモリ５ａとを有している。
【００２３】更に、この時分割多重化信号分離装置は、
多重化信号Ｓ７のフレームにおけるチャネル信号ＣＨ１
〜ＣＨＮのいずれかを読込指示信号１０ｃに基づいて読
み込み、かつ、送出指示信号Ｓ１１ｂに基づいて出力ラ
イン２１から図示しない通信端末へ送出するＦＩＦＯメ
モリ５ｂと、多重化信号Ｓ７のフレームにおけるチャネ
ル信号ＣＨ１〜ＣＨＮのいずれかを読込指示信号１０ｃ
に基づいて読み込み、かつ、送出指示信号Ｓ１１Ｎに基
づいて出力ライン２１から図示しない通信端末へ送出す
るＦＩＦＯメモリ５Ｎとを有している。
多重化信号Ｓ７のフレームにおけるチャネル信号ＣＨ１
〜ＣＨＮのいずれかを読込指示信号１０ｃに基づいて読
み込み、かつ、送出指示信号Ｓ１１ｂに基づいて出力ラ
イン２１から図示しない通信端末へ送出するＦＩＦＯメ
モリ５ｂと、多重化信号Ｓ７のフレームにおけるチャネ
ル信号ＣＨ１〜ＣＨＮのいずれかを読込指示信号１０ｃ
に基づいて読み込み、かつ、送出指示信号Ｓ１１Ｎに基
づいて出力ライン２１から図示しない通信端末へ送出す
るＦＩＦＯメモリ５Ｎとを有している。
【００２４】次に、この実施形態の動作について説明す
る。図２は、図１に示す構成の動作を説明するためのタ
イミング図である。図１及び図２において、図２（ｃ）
に示すクロック信号Ｓ６及び図２（ｂ）に示すフレーム
信号Ｓ８がクロック信号処理回路１に入力される。クロ
ック信号処理回路１が生成したチャネル（ＣＨ）アドレ
ス信号Ｓ９が、クロック信号Ｓ６とともに出力ライン設
定データ処理回路２ａ，２ｂに入力される。
る。図２は、図１に示す構成の動作を説明するためのタ
イミング図である。図１及び図２において、図２（ｃ）
に示すクロック信号Ｓ６及び図２（ｂ）に示すフレーム
信号Ｓ８がクロック信号処理回路１に入力される。クロ
ック信号処理回路１が生成したチャネル（ＣＨ）アドレ
ス信号Ｓ９が、クロック信号Ｓ６とともに出力ライン設
定データ処理回路２ａ，２ｂに入力される。
【００２５】また、出力ライン設定データＳ１２が処理
回路選別部３に入力される。この出力ライン設定データ
Ｓ１２は、多重化信号Ｓ７におけるフレームごとのチャ
ネル信号ＣＨ１〜ＣＨＮを、ＦＩＦＯメモリ５ａ〜５Ｎ
における出力ライン２１〜２Ｎのいずれから送出するか
の割り当てを指定するものである。この出力ライン設定
データＳ１２が、処理回路選別部３から出力ライン設定
データ処理回路２ａ，２ｂの一方に送出される。なお、
出力ライン設定データ処理回路２ａ，２ｂの一方がすで
に選択して動作している場合は、現在選択されていない
出力ライン設定データ処理回路２ａ，２ｂの一方に送出
される。
回路選別部３に入力される。この出力ライン設定データ
Ｓ１２は、多重化信号Ｓ７におけるフレームごとのチャ
ネル信号ＣＨ１〜ＣＨＮを、ＦＩＦＯメモリ５ａ〜５Ｎ
における出力ライン２１〜２Ｎのいずれから送出するか
の割り当てを指定するものである。この出力ライン設定
データＳ１２が、処理回路選別部３から出力ライン設定
データ処理回路２ａ，２ｂの一方に送出される。なお、
出力ライン設定データ処理回路２ａ，２ｂの一方がすで
に選択して動作している場合は、現在選択されていない
出力ライン設定データ処理回路２ａ，２ｂの一方に送出
される。
【００２６】この場合、処理回路選別部３がフレーム同
期を確立し、かつ、出力ライン設定データ処理回路２
ａ，２ｂのいずれかを選択し、この出力ライン設定デー
タ処理回路２ａ，２ｂから読込指示信号１０ａ，１０ｂ
を送出する。すなわち、二重化構成であり、分離したチ
ャネル信号ＣＨ１〜ＣＨＮＦＩＦＯメモリ５ａ〜５Ｎの
それぞれの出力ライン２１〜２Ｎに割り当てる選択（切
り替え）を行った際にも、チャネル信号ＣＨ１〜ＣＨＮ
が途切れることなくＦＩＦＯメモリ５ａ〜５Ｎの出力ラ
イン２１〜２Ｎから送出できるようになる。
期を確立し、かつ、出力ライン設定データ処理回路２
ａ，２ｂのいずれかを選択し、この出力ライン設定デー
タ処理回路２ａ，２ｂから読込指示信号１０ａ，１０ｂ
を送出する。すなわち、二重化構成であり、分離したチ
ャネル信号ＣＨ１〜ＣＨＮＦＩＦＯメモリ５ａ〜５Ｎの
それぞれの出力ライン２１〜２Ｎに割り当てる選択（切
り替え）を行った際にも、チャネル信号ＣＨ１〜ＣＨＮ
が途切れることなくＦＩＦＯメモリ５ａ〜５Ｎの出力ラ
イン２１〜２Ｎから送出できるようになる。
【００２７】出力ライン設定データ処理回路２ａ，２ｂ
は処理回路選別部３へ入力された出力ライン設定データ
Ｓ１２、クロック信号Ｓ６及びＣＨアドレス信号Ｓ９に
基づいて、ＦＩＦＯメモリ５ａ〜５Ｎが多重化信号Ｓ７
のフレームごとのチャネル信号ＣＨ１〜ＣＨＮを読み込
むための読込指示信号１０ａ，１０ｂを生成する。切替
回路４にはＦＩＦＯメモリ５ａ〜５Ｎのそれぞれの出力
ライン２１〜２Ｎに多重化信号Ｓ７におけるフレームご
とのチャネル信号ＣＨ１〜ＣＨＮを割り当てるための切
替信号Ｓ１３が入力される。
は処理回路選別部３へ入力された出力ライン設定データ
Ｓ１２、クロック信号Ｓ６及びＣＨアドレス信号Ｓ９に
基づいて、ＦＩＦＯメモリ５ａ〜５Ｎが多重化信号Ｓ７
のフレームごとのチャネル信号ＣＨ１〜ＣＨＮを読み込
むための読込指示信号１０ａ，１０ｂを生成する。切替
回路４にはＦＩＦＯメモリ５ａ〜５Ｎのそれぞれの出力
ライン２１〜２Ｎに多重化信号Ｓ７におけるフレームご
とのチャネル信号ＣＨ１〜ＣＨＮを割り当てるための切
替信号Ｓ１３が入力される。
【００２８】切替回路４からＦＩＦＯメモリ５ａ〜５Ｎ
へ、切替信号Ｓ１３で指示された読込指示信号１０ｃを
送出する。ＦＩＦＯメモリ５ａ〜５Ｎは、読込指示信号
１０ｃに基づいて多重化信号Ｓ７のフレームごとのチャ
ネル信号ＣＨ１〜ＣＨＮを読み込む。この後、ＦＩＦＯ
メモリ５ａが送出指示信号Ｓ１１ａの入力によって、記
憶しているチャネル信号ＣＨ１〜ＣＨＮの一つを読み出
して出力ライン２１から図示しない通信端末に送出す
る。同様にＦＩＦＯメモリ５ｂも送出指示信号Ｓ１１ｂ
の入力によって記憶しているチャネル信号ＣＨ１〜ＣＨ
Ｎの一つを出力ライン２２を通じて図示しない通信端末
に送出する。
へ、切替信号Ｓ１３で指示された読込指示信号１０ｃを
送出する。ＦＩＦＯメモリ５ａ〜５Ｎは、読込指示信号
１０ｃに基づいて多重化信号Ｓ７のフレームごとのチャ
ネル信号ＣＨ１〜ＣＨＮを読み込む。この後、ＦＩＦＯ
メモリ５ａが送出指示信号Ｓ１１ａの入力によって、記
憶しているチャネル信号ＣＨ１〜ＣＨＮの一つを読み出
して出力ライン２１から図示しない通信端末に送出す
る。同様にＦＩＦＯメモリ５ｂも送出指示信号Ｓ１１ｂ
の入力によって記憶しているチャネル信号ＣＨ１〜ＣＨ
Ｎの一つを出力ライン２２を通じて図示しない通信端末
に送出する。
【００２９】更に、ＦＩＦＯメモリ５Ｎが、送出指示信
号Ｓ１１Ｎの入力によって記憶しているチャネル信号Ｃ
Ｈ１〜ＣＨＮの一つを読み出して出力ライン２Ｎを通じ
て送出する。すなわち、多重化信号Ｓ７がチャネル信号
ＣＨ１〜ＣＨＮに分離され、かつ、ライン設定データＳ
１２をもって指定した任意の出力ライン２１〜２Ｎから
図示しないそれぞれの通信端末に送出される。
号Ｓ１１Ｎの入力によって記憶しているチャネル信号Ｃ
Ｈ１〜ＣＨＮの一つを読み出して出力ライン２Ｎを通じ
て送出する。すなわち、多重化信号Ｓ７がチャネル信号
ＣＨ１〜ＣＨＮに分離され、かつ、ライン設定データＳ
１２をもって指定した任意の出力ライン２１〜２Ｎから
図示しないそれぞれの通信端末に送出される。
【００３０】このように、この実施形態では分離したチ
ャネル信号ＣＨ１〜ＣＨＮを指定した任意のＦＩＦＯメ
モリ５ａ〜５Ｎのそれぞれの出力ライン２１〜２Ｎに割
り当てて送出できる。更に、この実施形態は、処理回路
選別部３がフレーム同期を確立して、出力ライン設定デ
ータ処理回路２ａ，２ｂのいずれかを選択し、この選択
した出力ライン設定データ処理回路２ａ，２ｂから読込
指示信号１０ａ，１０ｂを送出する二重化構成となって
いる。分離したチャネル信号ＣＨ１〜ＣＨＮＦＩＦＯメ
モリ５ａ〜５Ｎのそれぞれの出力ライン２１〜２Ｎに割
り当てる選択（切り替え）を行った際にも、チャネル信
号ＣＨ１〜ＣＨＮが途切れることなくＦＩＦＯメモリ５
ａ〜５Ｎの出力ライン２１〜２Ｎから送出できるように
なる。
ャネル信号ＣＨ１〜ＣＨＮを指定した任意のＦＩＦＯメ
モリ５ａ〜５Ｎのそれぞれの出力ライン２１〜２Ｎに割
り当てて送出できる。更に、この実施形態は、処理回路
選別部３がフレーム同期を確立して、出力ライン設定デ
ータ処理回路２ａ，２ｂのいずれかを選択し、この選択
した出力ライン設定データ処理回路２ａ，２ｂから読込
指示信号１０ａ，１０ｂを送出する二重化構成となって
いる。分離したチャネル信号ＣＨ１〜ＣＨＮＦＩＦＯメ
モリ５ａ〜５Ｎのそれぞれの出力ライン２１〜２Ｎに割
り当てる選択（切り替え）を行った際にも、チャネル信
号ＣＨ１〜ＣＨＮが途切れることなくＦＩＦＯメモリ５
ａ〜５Ｎの出力ライン２１〜２Ｎから送出できるように
なる。
【００３１】
【発明の効果】以上の説明から明らかなように、請求項
１〜４記載の発明の時分割多重化信号分離装置によれ
ば、入力される多重化信号におけるフレームごとのチャ
ネル信号を分離し、かつ、任意の前記出力ラインに割り
当てて送出する。この結果、複数のチャネル信号と複数
の出力ラインに接続される通信端末との任意の選択によ
る組み合わせが容易に可能となる。
１〜４記載の発明の時分割多重化信号分離装置によれ
ば、入力される多重化信号におけるフレームごとのチャ
ネル信号を分離し、かつ、任意の前記出力ラインに割り
当てて送出する。この結果、複数のチャネル信号と複数
の出力ラインに接続される通信端末との任意の選択によ
る組み合わせが容易に可能となる。
【００３２】請求項５記載の時分割多重化信号分離装置
によれば、処理回路選別部がフレーム同期を確立して複
数の出力ライン設定データ処理回路のいずれかを選択す
るための出力ライン設定データを送出する二重化構成と
なっている。
によれば、処理回路選別部がフレーム同期を確立して複
数の出力ライン設定データ処理回路のいずれかを選択す
るための出力ライン設定データを送出する二重化構成と
なっている。
【００３３】この結果、前記のように分離したチャネル
信号を指定した任意の多数の出力ラインに割り当てが出
来るとともに、この選択の割り当てを変更した際にもチ
ャネル信号が途切れることなく送出できるようになる。
この場合も複数のチャネル信号と複数の出力ラインに接
続される通信端末との任意の選択による組み合わせが容
易に可能となる。
信号を指定した任意の多数の出力ラインに割り当てが出
来るとともに、この選択の割り当てを変更した際にもチ
ャネル信号が途切れることなく送出できるようになる。
この場合も複数のチャネル信号と複数の出力ラインに接
続される通信端末との任意の選択による組み合わせが容
易に可能となる。
【図１】本発明の時分割多重化信号分離装置の実施形態
における構成を示すブロック図である。
における構成を示すブロック図である。
【図２】図１に示す構成の動作を説明するためのタイミ
ング図である。
ング図である。
【符号の説明】 １ クロック信号処理回路 ２ａ，２ｂ 出力ライン設定データ処理回路 ３ 処理回路選別部 ４ 切替回路 ５ａ〜５Ｎ ＦＩＦＯメモリ １０ａ〜１０ｃ 読込指示信号 １２ 出力ライン設定データ ２１〜２Ｎ 出力ライン Ｓ６ クロック信号 Ｓ７ 多重化信号 Ｓ８ フレーム信号 Ｓ９ ＣＨアドレス信号 Ｓ１１ａ〜Ｓ１１Ｎ 送出指示信号 Ｓ１３ 切替信号
Claims (5)
- 【請求項１】 多重化信号をフレームごとのチャネル信
号に分離して複数の出力ラインを通じて送出する時分割
多重化信号分離装置において、 入力される多重化信号におけるフレームごとのチャネル
信号を分離し、かつ、任意の前記出力ラインに割り当て
送出する処理を行う分離送出処理手段を備えることを特
徴とする時分割多重化信号分離装置。 - 【請求項２】 前記分離送出処理手段として、 読込指示信号に対応する多重化信号のフレームごとのチ
ャネル信号を読み込み、かつ、読出指示信号で読み出し
てそれぞれの出力ラインを通じて送出する複数の記憶送
出手段と、 前記複数の記憶送出手段の出力ラインに割り当てる多重
化信号におけるフレームごとのチャネル信号を、前記複
数の記憶送出手段のそれぞれが読み込むための読込指示
信号を送出する読込指示信号送出手段と、 を備えることを特徴とする請求項１記載の時分割多重化
信号分離装置。 - 【請求項３】 前記記憶送出手段として、 ＦＩＦＯメモリを用いることを特徴とする請求項２記載
の時分割多重化信号分離装置。 - 【請求項４】 前記読込指示信号送出手段として、 複数の記憶送出手段のそれぞれが、フレームにおける指
定したチャネル信号を読み込むための読込指示信号を送
出する出力ライン設定データ処理回路と、 フレームごとのチャネル信号を、いずれの記憶送出手段
の出力ラインに割り当てて送出するかを示す出力ライン
設定データを送出する処理回路選別部と、 前記出力ライン設定データ処理回路からの読込指示信号
を切替信号に基づいて記憶送出手段へ送出する切替回路
と、 を備えることを特徴とする請求項２記載の時分割多重化
信号分離装置。 - 【請求項５】 前記出力ライン設定データ処理回路を、
少なくとも二つで構成し、かつ、処理回路選別部がフレ
ーム同期を確立して前記複数の出力ライン設定データ処
理回路のいずれかを選択して出力ライン設定データを送
出する二重化構成であることを特徴とする請求項４記載
の時分割多重化信号分離装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9199551A JP3052903B2 (ja) | 1997-07-25 | 1997-07-25 | 時分割多重化信号分離装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9199551A JP3052903B2 (ja) | 1997-07-25 | 1997-07-25 | 時分割多重化信号分離装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1146171A true JPH1146171A (ja) | 1999-02-16 |
| JP3052903B2 JP3052903B2 (ja) | 2000-06-19 |
Family
ID=16409716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9199551A Expired - Fee Related JP3052903B2 (ja) | 1997-07-25 | 1997-07-25 | 時分割多重化信号分離装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3052903B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002261716A (ja) * | 2001-03-02 | 2002-09-13 | Matsushita Electric Ind Co Ltd | シリアルデータ転送方法およびシリアルデータ転送システム |
-
1997
- 1997-07-25 JP JP9199551A patent/JP3052903B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002261716A (ja) * | 2001-03-02 | 2002-09-13 | Matsushita Electric Ind Co Ltd | シリアルデータ転送方法およびシリアルデータ転送システム |
| JP4511063B2 (ja) * | 2001-03-02 | 2010-07-28 | パナソニック株式会社 | 送信装置と受信装置とデータ転送システムと再生もしくは録音装置および送信方法と受信方法とデータ転送方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3052903B2 (ja) | 2000-06-19 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |