JPH0157877B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は唯１つの時間チヤネルを要する接続路
（単一チヤネル接続路）に比して、比較的に大き
な帯域幅および／又は比較的に細かい振幅段階を
得る目的に用いられかつそのために２つ又はそれ
より多くの時間チヤネルを用いる接続路（多チヤ
ネル接続路）が時分割多重スイツチ装置を介して
形成可能であり、１本の入（着信）時分割多重線
路の１つの多チヤネル接続路に属する複数時間チ
ヤネルを１本の出（発信）時分割多重線路の相応
する複数出チヤネルへ交換接続する場合、１つの
パルスフレームにおいて最大限伝送可能な部分情
報の受信に適する作動メモリを用いてパルスフレ
ーム当り複数チヤネルを介して到来する部分情報
のもとの時間的順序が、それらの部分情報の送信
の際維持されるようにし、作動メモリのメモリロ
ケーシヨン中にて入（着信）チヤネルごとに個々
に到来する部分情報の受信のための書込み動作が
サイクリツクに行なわれそれらの部分情報の出チ
ヤネルを介しての送出のための読出し動作が交換
データに従つて行なわれるようにし、その際その
交換データは出（発信）チヤネルと入（着信）チ
ヤネルとの対応関係を指示しており、かつ出チヤ
ネルごとに作動メモリのメモリロケーシヨンアド
レスの形でホールドメモリのメモリロケーシヨン
に記憶されている時分割通信交換機用回路装置に
関する。

この種の回路装置はドイツ特許出願公知第
2246534号公報により既知である。同様に、多チ
ヤネル接続路の形成上の種々の理由の詳細及び諸
関連が公知である。上記公知公告に記載の回路装
置では単一チヤネル接続路のほかに、多チヤネル
接続路の形成の際にも、空き出チヤネルと、形成
すべき多チヤネル接続路のふさがり入チヤネルと
の交換技術上の対応づけのため作動メモリの使用
に基づき比較的複雑で従つて大きい作業コストの
計数、結合及びセレクト過程が必要である。また
公知装置は次のようなことも基礎としている。即
ち入ないし出時分割多重線路のパルスフレームお
よび書込パルスフレーム、読出パルスフレームの
パルスフレームの境界が時間的に一致しているこ
とを基礎とする。複数個の時間位置多重スイツチ
段を有する多段のスイツチ装置の場合、時間チヤ
ネルを介して伝送される部分情報に生じる遅延は
書込、読出過程と、その際行なわれる直並、並直
変換に起因し、スイツチ段（時間位置多重スイツ
チ）ごとに加算される。従つて公知の時分割多重
スイツチ装置において種々異なるスイツチ段の時
間位置多重スイツチを異なつて制御しその場合、
スイツチ段ごとの書込、読出パルスフレームが、
パルスフレーム境界の点で一致しているのではな
く、パルスフレーム境界相互がずらされていて、
それにより書込、読出パルスフレーム境界が、時
分割多重線路のパルスフレームのパルスフレーム
境界に時間的に適合されているようにするように
してある。上述から明かなように、異なるスイツ
チ段間に延びる時分割多重線路のパルスフレーム
は、当該時分割多重線路が延びている２つのスイ
ツチ段に応じて（如何に従つて）、パルスフレー
ム境界の点で時間的に一致しない。公知時分割多
重交換機において種々異なるスイツチ段の時間多
重スイツチを、パルスフレームがパルスフレーム
境界に関して入時分割多重線路のパルスフレーム
の境界に時間的に適合されるように制御すること
により、公知装置の場合１つの多チヤネル接続路
の順次連続する部分情報の順序問題の解決が図ら
れる。このような時間的適合手段によつてはパル
スフレーム境界の点ですべての時間位置多重スイ
ツチ段に対して同期でない制御が行なわれること
となり、その結果制御過程が、作業コストないし
手間に関し、また制御に用いられる回路素子に関
し比較的に高価なものとなる。

本発明の課題とするところは多段時分割多重線
路において時間位置多重スイツチの制御過程を統
合化によつてできるだけ簡単化し、公知装置に比
して一層簡単な形式で、多チヤネル接続路の場合
生じる順序問題の解決を制御技術上及び交換技術
上図ることにある。

この課題の解決のための本発明によれば、冒頭
に述べた形式の装置において、それ自体公知の形
式でもう１つの（第２の）作動メモリを設け、一
方の（第１の）作動メモリは第１の書込パルスフ
レームの持続時間中、他方の（第２の）作動メモ
リは後続する２番目の書込パルスフレームの持続
時間中書込動作状態におかれるようにし、入時分
割多重線路の複数（時間）チヤネルのパルスフレ
ームの、書込パルスフレームに対して遅れるよう
な時間的ずれの大きさが１つの（時間）チヤネル
に相応する１タイムスロツトの期間の整数倍であ
り、それにより前記の時間的ずれに従つて、パル
スフレーム内に到来する複数部分情報が一部は一
方の作動メモリの最後のメモリロケーシヨンの第
２列に、一部は他方の作動メモリの最初のメモリ
ロケーシヨンの第１列に記憶されるようにし、さ
らに両作動メモリのそれらのメモリロケーシヨン
に記憶されている部分情報が、入時分割多重線路
の後続パルスフレーム内で読出されて、出（時
間）チヤネルで送出されるようにし、さらに結合
回路を設け、該結合回路を用いて、複数出チヤネ
ルのそれぞれに対してホールドメモリ中にそのチ
ヤネルに相応するホールドメモリロケーシヨンア
ドレスのもとで記憶さるべき又は記憶された作動
メモリロケーシヨンアドレスから、当該のホール
ドメモリロケーシヨンアドレスと関連して作動メ
モリのうちのどちらにおいて、前記作動メモリロ
ケーシヨンアドレスのもとに記憶された部分情報
が読出されるべきであるか、を捕促できるように
したのである。

図には本発明の理解に必要な構成部分のみを示
す。

図示の装置は例えば２つの作動メモリＵとＶ、
１つのホールドメモリＨ、時間位置多重スイツチ
の制御装置Ｚ、入時分割多重線路Ｋ、及び出時分
割多重線路Ｌを有する。図の最下方部分に時間目
盛ｔを示す。すぐその上に、時分割多重線路Ｌを
介しての部分情報の送出に係る２つのパルスフレ
ームが示してある。その場合そのパルスフレーム
はその境界をＹ１−Ｙ３で示してあり、タイムス
ロツトＹ０−Ｙ１５，Ｙ０′−Ｙ１５′，Ｙ０″−
Ｙ９″、つまり、次のような時間間隔を有する。
即ちその時間間隔内で、パルスフレーム（例えば
Ｙ１，Ｙ２）ごとに、16の部分情報が、個々に16
の出チヤネルを介して、換言すれば時分割多重線
路Ｌの時間チヤネルを介して16の部分情報が伝送
可能である時間間隔を有する。図の最上方部分に
も同様に示してあるパルスフレームは時分割多重
線路Ｋを介しての部分情報の受信に係るものであ
り、そのパルスフレーム境界がｘ１，ｘ２で示し
てあり、タイムスロツトＸ０〜Ｘ１５つまり次の
ような時間間隔を有する。16の部分情報が、個々
に16の時間チヤネルを介して、つまり、時分割多
重線路Ｋの時間チヤネルを介して伝送される時間
間隔を有する。

前述の装置は時分割通信交換装置に用いられ、
電話および電信とか、他のデータ伝送、他種の目
的に用いられる。使用される時分割多重技術はそ
れらの特別な種類の伝送のうちのいずれでもよ
い。時分割多重交換装置はそれぞれ概して多段に
構成されている時分割多重装置を有する。従来形
式の純然たる空間位置多重スイツチ装置（例えば
バイステブルの有極スイツチリレーから構成され
たリレースイツチ領域）（これは通常複数、例え
ば、２、３、４、５又は６のスイツチを有するこ
とができる）におけると類似して、時分割多重ス
イツチ装置も多段に構成されており、その際それ
らの段のそれぞれにおいて、時間位置多重スイツ
チ、空間位置多重スイツチ、又は空間−時間位置
多重スイツチが設けられる。これらの段において
それらの種類のうちの１つより多くの多重スイツ
チを設けることは不可能でない。

公知のように、接続路が貫通接続される時間チ
ヤネルにより、当該の接続路に所定の帯域幅と所
定の振幅段階が与えられる。これらは各サンプリ
ング動作ごとに得られる部分情報ごとにビツトの
数とサンプリング周波数とにより定まる。これに
関しては“ナハリヒテンチヒニツシエ ツアイト
シユリフト”（通信工学誌）1967年、第11巻、第
667頁以降、さらに、シーメンス誌45（1971）、付
録冊子“ナハリヒテン−ユーバートラーグングス
テヒニーク”第186〜194頁ならびに雑誌“デアフ
エルンメルデ−インジエニユール”、第32年度分、
第11巻参照のこと。先に挙げた種類の単一チヤネ
ル接続路に対比して多チヤネル接続路があり、こ
れらの接続路は比較的に大きな帯域幅および／又
は比較的に細かい振幅段階を得る目的で形成され
それぞれ、個別に並列に貫通接続されるチヤネル
複数個を有する。多チヤネル接続路は例えば放送
プログラム、テレビプログラムの伝送のため、デ
ータ伝送、テレビ電話接続路等に必要である。さ
らに詳述するように、時分割多重通信交換機用の
図示の既述の装置は多チヤネルおよび単一チヤネ
ル接続路の形成に用いられる。ドイツ特許出願公
知第2246534号公報に示すように、その公知の場
合におけるように、入時分割多重線路の、１つの
多チヤネル接続路に所属する各時間チヤネルを１
つの出時分割多重線路の相応の時間チヤネルへ交
換接続する場合、１つのパルスフレーム内で最大
限伝送可能な部分情報の受信に適する作動メモリ
を用いて、パルスフレームごとに時間チヤネルを
介して到来する部分情報のもとの時間的順序がそ
の情報の送信の際維持される。本発明の場合は公
知の場合と異なつて、２つの作動メモリＵとＶ
が、１つの作動メモリの代わりに用いられる。

さらに上方に図示の時間目盛ｔが示してあり、
パルスフレーム境界ｘ１，ｘ２およびＹ１，Ｙ
２，Ｙ３を有するパルスフレームが示してある。
入時分割多重線路Ｋの時間チヤネルを介して16の
時間位置Ｘ０〜Ｘ１５に到来する部分情報が、
個々に両作動メモリＵとＶのメモリロケーシヨン
ｕ０〜ｕ１５，ｖ０〜ｖ１５に記憶される。書込
動作がサイクリツクに展開される。要するに各部
分情報が、そのつど１つのメモリロケーシヨンに
書込まれる。その到来の順序でそれらの部分情報
がその時間位置の順序にしたがつて順次メモリロ
ケーシヨンｕ０〜ｕ１５，ｖ０〜ｖ１５，ｕ０，
ｕ１等に書込まれる。このためにそれ自体公体の
形式で各作動メモリごとに１つの制御書込装置ｃ
ないしｄが設けられている。両作動メモリに１つ
の共通の制御書込装置を設けることもできる。制
御書込制御装置ｃは要するに順次シフトされる。
そのシフト動作は１（時間）チヤネルに相応する
タイムスロツトの期間の後常に順次行なわれる。
部分情報の各時間位置には常に制御書込装置ｃの
１つの所定位置が対応する。同様のことが、作動
メモリＶの制御書込装置ｄについても該当する。

両作動メモリは交互に書込動作をする。一方の
作動メモリが書込動作をする間、その制御書込装
置は既述の形式で順次シフトされる。他方の作動
メモリの制御書込装置はその間休止状態にある。

また、常に両制御書込装置が同時に且同期して
順次シフトされるようにしても、たんに切換スイ
ツチａを用いて、常に両制御書込装置のうちの１
つのみが働くようにしても差支えない。

両作動メモリのうちどれがそのつど書込動作状
態におかれ、どれがおかれないかは、リレー接点
として構成された切換スイツチａの瞬時の位置に
よつて指示される。その場合その切換スイツチは
有利にそれ自体公知の形式で電子的に作動する素
子で実現される。要するに、切換スイツチａは作
動メモリのうちの１つの書込サイクル全体の期間
中常にそのそれぞれのスイツチング位置におか
れ、そのような書込サイクルの経過後およびその
つど他方の作動メモリの書込サイクルの開始前に
常にそのスイツチング状態が変わる。図中切換ス
イツチは次の様に構成されている。即ち図示の接
続状況にしたがつて作動メモリＵが、目下書込動
作状態におかれ、その書込サイクルが、丁度始ま
つたばかりである（制御書込装置ｃが丁度メモリ
ロケーシヨンｕ０にセツトされている）ように構
成されている。

両作動メモリＵとＶに１つの共通の制御書込装
置を備える場合、その装置は順次連続して、両作
動メモリＵ，Ｖのメモリロケーシヨンｕ０〜ｕ１
５，ｖ０〜ｖ１５を制御する。この場合、その共
通の制御書込装置の瞬時の接続位置によつて、両
作動メモリのうちどれが書込動作状態におかれ、
どちらがおかれていないかが指示されることとな
る。

作動メモリのうちの１つの書込サイクルが、１
つのパルスフレーム内で到来し得る部分情報と同
数の順次繰返される時間位置の期間にわたつてい
る。作動メモリのうちの常に１つの書込動作サイ
クルの期間が、１つのパルスフレームに相応す
る。従つて書込動作サイクルの概念には書込パル
スフレームの概念が対応づけられる。このような
サイクルは常にそのような１つのフレーム内で経
過する。したがつて、両作動メモリのうちの常に
一方が１番目の記録パルスフレーム中に、また他
方が後続する２番目の書込パルスフレームの期間
中に書込動作状態におかれ、その後はまた第１の
作動メモリが云々となる。

さらに図から明かなように、入時分割多重線路
Ｋの複数時間チヤネルのパルスフレームが、書込
パルスフレームに対して、１つの時間チヤネルに
相応するタイムスロツトの期間の整数倍だけ遅れ
るように時間的にずれている。本明細書の実施例
ではそのずれの大きさは１時間チヤネルに相応す
るタイムスロツトの期間の３倍である。例えば時
間位置Ｘ０において制御書込装置Ｃは既にメモリ
ロケーシヨンｕ３にセツトされている。それがメ
モリロケーシヨンｕ４に達すると、先ず最初時間
位置Ｘ１を有する部分情報が時分割多重線路Ｋを
介して到来する。作動メモリＵとＶの書込パルス
フレームに対して入時分割多重線路Ｋの時間チヤ
ネルのパルスフレームを遅らせるようなそのよう
なずれの大きさは１時間チヤネルに相応するタイ
ムスロツトの持続時間の３倍の大きさである。そ
れにより、そのようなずれにしたがつて、１パル
スフレーム内に到来する部分情報は、一部が一方
の作動メモリＵの最後のメモリロケーシヨンｕ３
〜ｕ１５の第２列に、また一部が他方の作動メモ
リＶの一番目のメモリロケーシヨンｖ１〜ｖ３の
第１列に記憶される。

入時分割多重線路の（時間）チヤネルを介して
到来する部分情報のパルスフレームと、作動メモ
リの書込パルスフレームとの間の先に述べた時間
的関係は図中次のようにして表わされている。即
ち入時分割多重線路Ｋおよび出時分割多重線路Ｌ
のパルスフレームに対してのみならず作動メモリ
とそのメモリロケーシヨンならびに両制御書込装
置の接続位置に対しても共通の時間目盛ｔが成立
つようにしたのである。したがつて、この時間目
盛から導かれ得ることは時間位置Ｘ０〜Ｘ１５，
Ｙ０〜Ｙ１５，Ｙ０′〜Ｙ１５′，Ｙ０″〜Ｙ９″の
うちどれかに作動経過中達しているか、また、制
御書込装置ｃとｄがそのつど与えられる時間位置
において複数接続位置のうちどれを占めるかとい
うことである。同様のことが、両作動メモリの制
御書込装置ｃ，ｇおよびホールドメモリの制御読
出装置ｊ、および制御書込装置ｈに対して成立
つ。このことは以下さらに詳述する。

前述のホールドメモリＨは前述の時間位置多重
スイツチ内での入チヤネルと出チヤネルとの対応
づけを指示する交換データの記憶に用いられる。
この対応づけは従来形式の空間多重スイツチにお
けるそのつどの接続に対する貫通接続データ（イ
ンプツト座標線路番号／アウトプツト座標線路番
号）に相応する。

これらの交換データは公知のようにスイツチフ
レームのすべての規定的な（重要な）部分主に中
間線路の状態（空き又は塞がり）についての塞が
り（捕捉）メモリ中に（旧式の装置：経路捜査装
置中に）記憶されたデータを用いて接続のための
経路捜査装置により情報処理を行なう結合動作を
介して求められる。これらの交換データは多段ス
イツチを介して貫通接続さるべき、また貫通接続
された接続路の経過を、その際要求される中間線
路およびスイツチ点ないし時分割多重線路、時間
チヤネル、時間位置等に関し一義的に指示する。
本実施例においてもそれぞれの貫通接続すべき接
続路に対してそのような経路捜査動作が行なわれ
る。その場合単一チヤネル接続路でなく多チヤネ
ル接続路を用いる場合、そのような経路捜査動作
の幾つかを個々に、その際複数の接続形成過程の
ために行なうことができる。

既述のように、経路捜査動作を用いて求められ
た交換データが、当該の時間位置多重スイツチを
経過する接続路に係る限り、その時間位置多重ス
イツチのホールドメモリ中に記憶される。出チヤ
ネルのチヤネル番号にはホールドメモリのメモリ
ロケーシヨンが継続的に対応づけられている。既
述パルスフレームごとに入チヤネルを介して到来
する接続路ごとの部分情報がサイクリツクに書込
まれる。それに反して、それらの部分情報を個々
に出チヤネルを介して送出するために行なわれる
読出動作が、交換データにしたがつて行なわれ
る。その際その交換データは入チヤネルと出チヤ
ネルとの対応づけを指示し、出チヤネルごとにホ
ールドメモリのメモリロケーシヨンに、作動メモ
リのメモリロケーシヨンの形で記憶されている。
要するに、ホールドメモリ中にて、出チヤネルご
とにその出チヤネルにそのつど継続的に対応づけ
られているメモリロケーシヨンにはどの作動メモ
リ−メモリロケーシヨンアドレスのもとに、その
チヤネルを介して伝送さるべき部分情報が書込ま
れているか：すなわち中間記憶されているかが指
示されている。

出時分割多重線路のチヤネルには既述のよう
に、ホールドメモリのメモリロケーシヨンが継続
的に対応づけられている。したがつて作動メモリ
からの中間記憶された部分情報の送出のためホー
ルドメモリのメモリロケーシヨンが、出チヤネル
の時間位置にしたがつてサイクリツクに制御され
る。前述の固定的対応づけを次のように行なうこ
とができる。即ち１つの出時分割多重線路に属す
るチヤネルのパルスフレームが、ホールドメモリ
の読出サイクルと全く一致する、すなわちパルス
フレーム境界が、ホールドメモリにおける読出過
程の、時間位置Ｙ１５からＹ０ないしＹ１５′か
らＹ０′への移行と時間的に一致するように行な
うことができる。図中には示してないが、本明細
書の例では、次のことを基礎としている。即ち、
出チヤネルのパルスフレームのパルスフレーム境
界が、作動メモリの書込サイクルの始めと終りに
対して、時間的に完全一致してはいないで、１チ
ヤネルに相応するタイムスロツトの期間の整数倍
だけ遅れていることを基礎としている。これは、
入時分割多重線路の複数チヤネルのパルスフレー
ムと、作動メモリの書込パルスフレームとの間の
既述の時間的ずれの場合と似ている。

前述のずれおよび遅れは時分割多重線路におけ
る与えられた条件（入ないし出線路）に基づく。
異なる交換接続段における時間位置多重スイツチ
が、その時間位置多重スイツチの作動メモリの書
込パルスフレームと読出パルスフレームのパルス
フレーム境界に関して同時に制御される。時分割
多重線路に要するパルスフレームのパルスフレー
ム境界は既述のように、同時の制御の場合、書込
パルスフレーム及び、読出パルスフレームのパル
スフレーム境界と完全一致し得ない。

冒頭に述べたように、書込動作及び読出動作に
おける部分情報が、その際行なわれる直−並及び
並−直交換により必然的に遅延する、例えば、１
チヤネルに相応する１タイムスロツトの期間だけ
遅延する。従つてそれによつて、パルスフレーム
全体が遅延され、その双方のパルスフレーム境界
は前述の形式の時間的ずれがある。

既述のように、交換データがホールドメモリＨ
中に書込まれる。このことは制御装置Ｚを用いて
行なわれる。この制御装置はここでは詳細を示し
てない形式で、形成中の接続路に対する交換デー
タを受信する。これらの交換データはそれぞれ接
続路に対して、時間位置多重スイツチにおける
出、入チヤネル間の対応づけを指示する。出チヤ
ネルにはホールドメモリＨにおける１つの全く所
定のメモリロケーシヨンが相応する。入チヤネル
には両作動メモリのそれぞれにおける１つの全く
所定のメモリロケーシヨンが相応する。出チヤネ
ルに相応するデータを用いて、制御装置Ｚは制御
書込装置ｈを当該のホールドメモリロケーシヨン
に制御し、そこで、ひきつづいて当該の入チヤネ
ルに相応する作動メモリーロケーシヨンアドレス
の記憶をさせる。

１つの多チヤネル接続路に属しており入時分割
多重線路のパルスフレーム内でその時分割多重線
路を介して所定順序で種々異なる時間位置で到来
する部分情報が、作動メモリ内で中間記憶の後再
び同じ順序で伝送しなければならないことに鑑み
て、両作動メモリのメモリロケーシヨン中に記憶
された部分情報が、精確に入時分割多重線路の後
続パルスフレーム内で読出されて、出チヤネルを
介して送出されるように設計されている。パルス
フレーム境界ｘ１，ｘ２により定められたパルス
フレーム内で、時分割多重線路Ｋのチヤネルを介
して時間位置Ｘ０〜Ｘ１５に到来する部分情報
が、図中に示されているように、（この図は記載
のように、チヤネルの各時間位置と、作動メモリ
及びホールドメモリのメモリロケーシヨンとの関
係を示す）作動メモリＵのメモリロケーシヨンｕ
３〜ｕ１５（時間位置Ｘ０〜Ｘ１２）において、
また（時間位置Ｘ１２の後切換スイツチの作動
後）作動メモリＶのメモリロケーシヨンｖ０〜ｖ
２（時間位置Ｘ１３〜Ｘ１５）において記憶され
る。それらの部分情報はしたがつて、パルスフレ
ーム境界ｘ２で始めが表わされている１つのパル
スフレーム中再び送信される。その際そのフレー
ム中最初の時間位置を送信側でＹ７′で示す。

既述のように、時分割多重線路Ｋを介してチヤ
ネルごとに到来する部分情報の書込が、サイクリ
ツクに行なわれる。それらの部分情報はその時間
位置の順序で作動メモリＵとＶのメモリロケーシ
ヨンに順次書込まれる。これに反して、それらの
部分情報の読出が、作動メモリＵとＶのメモリロ
ケーシヨンの順序に関して非サイクリツクに行な
われる。これはホールドメモリＨに記憶された交
換データにしたがつて行なわれる。ホールドメモ
リは出時分割多重線路Ｌのチヤネルに個々に対応
づけられている。したがつて、ホールドメモリロ
ケーシヨンｈ０〜ｈ１５は制御書込装置ｊを介し
て連続的に順次制御され、その中に記憶された作
動メモリロケーシヨンが、個別にホールドメモリ
のそれぞれから読出される。ホールドメモリアド
レスに、当該ホールドメモリに記憶された作動メ
モリロケーシヨンアドレスを加えたものが、その
つど各接続路ごとに、その接続路とそのつどの時
間段に係る交換データを成す。

制御装置Ｚとこれにより制御される制御読出装
置ｊを用いて複数ホールドメモリロケーシヨンの
うちの１つが制御されここに記憶された作動メモ
リロケーシヨンアドレスが読出される場合、制御
装置はそのアドレスにより制御装置ｅとｇのうち
の１つ（又は両方）を当該の作動メモリロケーシ
ヨンに制御する。そこで、そこに記憶された部分
情報が、読出され、次の時間位置即ち時間的に先
に制御されたホールドメモリロケーシヨンが対応
づけられている時間位置にて出時分割多重線路Ｌ
に送出される。部分情報の読出しに関して、本発
明と関連して両作動メモリのうちどれからホール
ドメモリから取出された作動メモリロケーシヨン
アドレスのもとに送出さるべき部分情報が実際に
読出されるべきかの問題を明かにする必要があ
る。このような択一性の問題はいずれの出チヤネ
ルにおいても新たに生じる。

そのような先に挙げた問題を明かにするには先
ず一般に確めなければならないことは、各出チヤ
ネルに対するホールドメモリ中で、各出チヤネル
に相応するホールドメモリロケーシヨンアドレス
のもとで記憶さるべき（又は記憶された）作動メ
モリロケーシヨンアドレスから、当該ホールドメ
モリロケーシヨンアドレスと関連して、両作動メ
モリのうちどれの中で、その作動メモリロケーシ
ヨンアドレスのもとで記憶された部分情報が読出
さるべきかが捕捉されることである。ホールドメ
モリロケーシヨンアドレスと当該のホールドメモ
リロケーシヨンに記憶された作動メモリロケーシ
ヨンアドレスとの関係によつて、そのつどの時間
位置多重スイツチに関する当該接続路に対する交
換データが指示される。

経路捜査による接続形成中交換データが時間位
置多重スイツチに関して求められ当該の制御装置
Ｚに引渡されると、制御装置はそのつどの出チヤ
ネルに相応するホールドメモリロケーシヨンにお
ける前述の記憶（書込）を行なうのみならず、結
合回路素子Ｍを用いて（この結合回路素子には情
報伝送路ｍ１を介して当該のホールドメモリロケ
ーシヨンアドレスが、また情報伝送路ｍ２を介し
て当該の作動メモリロケーシヨンアドレスが供給
される）付加情報を形成する。この付加情報は当
該のホールドメモリロケーシヨンにおいて作動メ
モリロケーシヨンアドレスと共に記憶される。さ
らに各ホールドメモリロケーシヨンの特別な部分
が用いられ、これはホールドメモリロケーシヨン
ｈ４のところに示してあり、ｈ４ｍで示す。要す
るにこの付加情報は当該の作動メモリロケーシヨ
ンがホールドメモリから読出された作動メモリロ
ケーシヨンアドレスを用いて制御されると、両作
動メモリのうちどれから、出チヤネルを介してそ
のつど送出さるべき部分情報が読出さるべきかに
ついての情報をそのつど与える。この情報がどの
ような内容と作用を有するかは次に説明する。

前述のように、出チヤネルと入チヤネルとの対
応づけには入チヤネルのパルスフレームのパルス
フレーム境界ｘ１，ｘ２，ｘ３により定められて
いる境界が該当する。時間位置Ｘ０〜Ｘ１５即ち
パルスフレームの時間位置と出チヤネルとの対応
づけを交換技術上行なう場合、入チヤネルの時間
位置Ｘ０〜Ｘ１５が、当該の部分情報の送出のた
め、入チヤネルのそのつど後続するパルスフレー
ム内で出チヤネルの時間位置、例えば時間位置Ｙ
７′〜Ｙ６″を有するチヤネルに対応づけられるよ
うにする。

さらに、入チヤネル（例えば時間位置Ｘ０〜Ｘ
１５）のパルスフレーム（例えばｘ１／ｘ２）の
それぞれが、これに対して与えられた書込フレー
ムのずれ（例えば３時間位置だけ進み）によつ
て、時間位置に関して最初の部分フレーム（例え
ばＸ０〜Ｘ１２）すなわち一方の作動メモリ（例
えばＵ）における第２列のメモリロケーシヨン
（例えばｕ３〜ｕ１５）が対応づけられているチ
ヤネルの部分フレーム（例えばｘ０〜ｘ１２）
と、時間位置に関して後続する２番目の部分フレ
ーム（例えばＸ１３〜Ｘ１５）、すなわち他方の
作動メモリ（例えばＶ）における第１列のメモリ
ロケーシヨン（例えばｖ０〜ｖ２）が対応づけら
れているチヤネルの部分フレーム（例えばＸ１３
〜Ｘ１５）とに分けられているのと同様に、各出
チヤネル（これはその時間位置（例えばＹ７′〜
Ｙ６″が入チヤネルのそのつど後続するパルスフ
レーム内にある）も、相応の形式で、時間位置に
関して最初の部分フレーム（例えばＹ７′〜Ｙ
３″）と、時間位置に関して後続する２番目の部
分フレームＹ４″〜Ｙ６″とに分けられている（ま
とめられている）ようにしてある。さらに、第１
ないし第２部分フレーム（例えばＹ７′〜Ｙ３″な
いしＹ４″〜Ｙ６″）の出チヤネル（その個々の時
間位置にホルドメモリＨのメモリロケーシヨン
（例えばｈ０〜ｈ１２ないしｈ１３〜ｈ１５）の
メモリロケーシヨンアドレスが相応する）と、第
１ないし第２の部分フレーム（例えばｘ０〜ｘ１
２ないしｘ１３〜ｘ１５）の入チヤネル（その
個々の時間位置にはホールドメモリＨのメモリロ
ケーシヨン（例えばｈ０〜ｈ１２ないしｈ１３〜
ｈ１５）中に記憶された、両作動メモリＵとＶの
メモリロケーシヨンアドレスが相応する）との交
換技術上の対応づけの場合、その時間位置の点で
（例えばＹ１０′がＸ４に、またＹ５″がＸ１４に
対応する場合）出チヤネルに送出さるべき部分情
報が、ホールドメモリＨに記憶された作動メモリ
ロケーシヨンアドレスを用いてそのつど、目下書
込動作状態におかれていない作動メモリから読出
可能であり、これに反して、第１ないし第２部分
フレーム（例えばＹ７′〜Ｙ３″ないしＹ４″〜Ｙ
６″）の出チヤネルと、第２ないし第１部分フレ
ーム（例えばＸ１３〜Ｘ１５ないしＸ０〜Ｘ１
２）との交換技術上の対応づけの場合、その時間
位置の点で（例えばＹ１４″はＸ１１に、またＹ
９′はｘ１５に対応する場合）出チヤネルに送出
すべき部分情報が、目下書込状態におかれている
作動メモリ（例えばＵ）からそのつど読出可能で
ある。このような手段によつて、１つの入パルス
内で所定順序で到来し、その順序で１つの多チヤ
ネル接続路に所属する各部分情報が、常に何度も
その順序で、即ち変らぬ順序で、出チヤネルを介
して送出されることが達成される。

差当り本発明の実施例とその動作について基本
的な点で説明してあり、その際同時に起つてはな
らない作動の各場合をまとめて述べてある。それ
ぞれの接続形成に先行する経路捜査と経路選択の
場合、先ず、常に第１部分フレームの出チヤネル
Ｙ７′〜Ｙ３″が、第１部分フレームＸ０〜Ｘ１２
の入チヤネルに対応づけられる。さらに、出チヤ
ネルの空き状態に応じて、また、入チヤネルのふ
さがり状態に応じて、形成中の接続路によつて、
第１部分フレームＹ７′〜Ｙ３″の出チヤネルが、
第２部分フレームＸ１３〜Ｘ１５の入チヤネルに
対応づけられるか、それとも、第２部分チヤネル
Ｙ４″〜Ｙ６″の出チヤネルが、第１部分フレーム
Ｘ０〜Ｘ１２の入チヤネルに対応づけられる。さ
らに、また、出チヤネルの空き状態に応じて、ま
た、入チヤネルのふさがり状態に応じて、形成中
の多チヤネル接続路によつて、第２部分フレーム
Ｙ４″〜Ｙ６″の出チヤネルが、第２部分フレーム
Ｘ１３〜Ｘ１５の入チヤネルに対応づけられる。

これまで、多チヤネル接続路の場合の接続例に
ついて一般的説明をして来たが、さらに、詳しく
説明する。その際、時間位置Ｙ１０′，Ｙ４″，Ｙ
５″を有する出チヤネルが、その順序で着信する、
時間位置Ｘ４，Ｘ１１，Ｘ１４を有する入チヤネ
ルに交換技術上対応づけられていることを基礎と
する。この対応づけは先行する経路捜査の結果に
基づいて行なわれる。さらに、時間位置Ｙ８′を
有する出チヤネルに時間位置Ｘ０を有する入チヤ
ネルが対応づけられるものとする。

この実施例の場合、時間位置Ｘ０で到来する部
分情報がメモリロケーシヨンｕ３に書込まれるも
のとする。このことを図に示してある。この部分
情報はやはり時間位置Ｙ８′において送出せしめ
られる。時間位置Ｙ８′では作動メモリＵは書込
動作状態におかれていない。したがつて、時間位
置Ｘ０とＹ８′を有するチヤネル間の交換技術上
の対応関係を、送位時間位置Ｙ８′に永続的に対
応しているメモリロケーシヨンｈ１に書込の際付
加情報として当該のメモリロケーシヨン部分ｈ４
ｍに０が書込れる。つまり、時間位置Ｙ８′にお
いて、送出さるべき部分情報が、ホールドメモリ
Ｈ中に記憶されｈ交換データ及び当該作動メモリ
ロケーシヨンアドレスに従つて、作動メモリＵか
ら（すなわちその時点で書込動作状態におかれて
いる作動メモリＶからでなく）読出され得る。チ
ヤネルＸ０とＹ８′との間のそのような交換技術
上の対応づけにより、そのつど中間記憶された部
分情報が、１パルスフレームより大きな期間中作
動メモリ中で中間記憶されなければならない。こ
れに関連して必要であることが明らかになつてい
ることは２つの作動メモリが設けられることであ
る。それというのは、時間位置Ｘ０（ないしＸ
０′，Ｘ０″等）において到来する部分情報が、図
から明かなように、先行するパルスフレームの、
同じ時間位置に到来した中間記憶された部分情報
の再送出の時点におけるより常に幾らか早く到達
するからである。

先に説明を始めた接続例では時間位置Ｘ４で到
来する部分情報が、メモリロケーシヨンｕ７で書
込むものとする。このことはやはり図から明らか
である。この部分情報は交換技術上の対応関係に
おいて、やはり時間位置Ｙ１０′にて送信せしめ
られ得る。時間位置Ｙ１０′においては作動メモ
リＵは書込動作状態におかれていない。従つて、
時間位置Ｘ４とＹ１０′を有するチヤネル間の交
換技術上の対応関係の書込の場合、送信（出）位
置Ｙ１０′に相応するメモリロケーシヨンｈ３に
て、付加情報として同様に０が書込まれる。すな
わち、時間位置Ｙ１０′にて、送出さるべき部分
情報が、ホールドメモリに書込まれた交換データ
にしたがつて、当該の作動メモリロケーシヨンア
ドレスのもとに作動メモリから読出されるべきで
ある。

時間位置Ｘ０とＹ８′ないしＸ４とＹ１０′を有
する各チヤネルの交換技術上の対応関係を比較す
る場合、後者の対応関係（Ｘ４とＹ１０′との対
応）においては１パルスフレームより短かい期間
中の当該部分情報の中間記憶が行なわれ、その対
応に鑑みて、その部分情報の再送出が、そのつど
の受信パルスフレームに対して後続する１パルス
フレーム中はじめて行なわれる（上述のように、
受信パルスフレーム中到来した部分情報の再送出
が、そのつどの受信パルスに後続するパルスフレ
ームのパルスフレーム境界内にある送信時間位置
の間常に行なわれる）。それというのは、その後
続のパルスフレーム中はじめて当該の部分情報
が、相応の送信位置で当該の作動メモリ中に中間
記憶されて存在しているからである。

これまでのことを要約して云えば、時間位置Ｙ
７′〜Ｙ３″を有する出チヤネルと、時間位置Ｘ０
〜Ｘ１２を有する入チヤネルとの交換技術上の
個々の対応づけの場合、それぞれの送信時間位置
にて読出さるべき部分情報が、そのつど、目下書
込動作状態にはおかれていない作動メモリから読
出され得る。同じことが、時間位置Ｙ４″〜Ｙ
６″を有する出チヤネルと、時間位置Ｘ１３〜Ｘ
１５を有する入チヤネルとの個別の交換技術上の
対応づけの場合該当する。

さらに、出チヤネルの上述の最初の部分フレー
ムの時間位置Ｙ７″〜Ｙ３″を有する出チヤネル
を、入チヤネルの上述の第２部分フレームの時間
位置Ｘ１３〜Ｘ１５を有する入チヤネルに個々に
対応させることができる。例えば、時間位置Ｙ
４″を有する出チヤネルが、時間位置Ｘ１１を有
する入チヤネルに交換技術上対応していることを
説明した。当該部分情報は前述の接続例の全体的
関連から明かなように、作動メモリＵのメモリロ
ケーシヨンｕ１４に書込まれている。時間的位置
Ｙ４″には作動メモリＵは書込動作状態におかれ
ている。要するに、時間的Ｙ４″とＸ１１を有す
るチヤネルの交換技術上の対応づけのため、送信
時間位置Ｙ４″で再び送出さるべき部分情報が、
目下書込動作状態におかれている作動メモリから
読出される。したがつて、ホールドメモリＨのメ
モリロケーシヨンｈ１３にて当該の交換情報の書
込の際付加情報として“１”が書込まれ、これに
よつて、送信動作の際、当該部分情報が、目下書
込動作状態におかれている作動メモリから取出さ
れるようになる。既述のように、両作動メモリの
うちのどれがそのつど書込動作状態におかれてお
り、どれがそうでないか、の基準が、切換スイツ
チａの瞬時の状態によつて与えられている。

さらに、４チヤネル接続路に対する上述の接続
例によれば、時間位置Ｙ５″とＸ１４を有する各
チヤネルが、相対応している。受信時間位置Ｘ１
４に到来する部分情報が、メモリロケーシヨンＶ
１にて作動メモリＶ中に書込まれる。この部分情
報は送信時間位置Ｙ５″にて再送信せしめられ得
る。この時点にて作動メモリＶは書込動作状態に
おかれ、Ｕはおかれていない。したがつて、送信
時間位置Ｙ５″にて送信さるべき部分情報が、目
下書込動作状態におかれていない作動メモリから
取出され得る。従つて、ホールドメモリＨ中にメ
モリロケーシヨンｈ１４にて当該交換情報に付加
的に付加情報として０が書込まれ、これに基づい
て、送信時間位置Ｙ５″にて部分情報の再送出の
際、そのために必要な部分情報が、目下書込動作
中の作動メモリから読出される。

この付加情報がどのように得られるかは既に詳
述した。この付加情報はそのつど、当該のホール
ドメモリロケーシヨンアドレス及び当該の作動メ
モリロケーシヨンアドレスから導出され、而か
も、当該の作動メモリロケーシヨンアドレスと同
じホールドメモリロケーシヨンに記憶され、当該
の作動メモリロケーシヨンアドレスと共に再び読
出される。このことはホールドメモリ中での当該
作動メモリロケーシヨンアドレスの書込より時間
的前又は同時に行なわれる。必要な結合が、結合
装置Ｍにより行なわれる。

同様に既述したように、両作動メモリＵとＶに
おける各メモリロケーシヨンの制御のためそのつ
ど同じ作動メモリロケーシヨンアドレスが用いら
れる。両作動メモリのうちの一方又は他方におけ
るメモリロケーシヨンの制御のため、当該の作動
メモリロケーシヨンアドレスのほかに、記憶され
た付加情報が用いられ、この付加情報にしたがつ
て、ホールドメモリロケーシヨンアドレスに相応
する出チヤネルを介して送出さるべき部分情報
が、目下書込動作中のおよびそうでない作動メモ
リから読出され得る。先に述べたことと異なつ
て、付加情報が、ホールドメモリからの当該作動
メモリロケーシヨンアドレスの読出の後はじめて
既述のように導出されることも可能である。

さらに、先に要約的に図を用いて説明した時分
割多重スイツチ装置を介して、多チヤネル接続路
と単一チヤネル接続路との双方が貫通接続され
る。単一チヤネルの貫通接続の際出チヤネルと入
チヤネルとの対応関係及びメモリロケーシヨンア
ドレスと部分情報の書込、読出が、多チヤネル接
続路の貫通接続の際と同じ形式で展開される。そ
れと異なつて、多チヤネル接続路と単一チヤネル
接続路との双方の貫通接続の際、単一チヤネル接
続路の貫通接続を、多チヤネル接続路の貫通接続
と異なつて展開することも可能である。もち論、
この場合にも、単一チヤネル接続路に対して両作
動メモリが用いられる。多チヤネル接続路用の結
合回路素子Ｍと類似して別の結合回路素子（詳細
に図示してない）が設けられており、これを用い
て、出時分割多重線路の各チヤネルに対して、そ
のつど当該のチヤネル対応するホールドメモリロ
ケーシヨンアドレスと、当該のホールドメモリ中
のメモリロケーシヨンに記憶さるべき又は記憶さ
れた作動メモリロケーシヨンアドレスとから、両
作動メモリ（Ｕ又はＶ）のうちのどれの中に、そ
れぞれの作動メモリロケーシヨンアドレスのもと
に記憶された部分情報が読出さるべきが捕捉され
る。要するにこのことは多チヤネル接続路の場合
と類似している。前述の結合回路素子は結合回路
素子Ｍと類似のように構成され得る。一般に、作
動メモリロケーシヨンアドレス及びホールドメモ
リロケーシヨンアドレスが、入、出チヤネルの時
間位置を表わす時間値に相応し、さらに、当該の
作動メモリロケーシヨンアドレスに相応する時間
値が、当該のホールドメモリロケーシヨンアドレ
スに相応する時間値より小ないし大である場合、
入チヤネルと出チヤネルとの間で貫通接続される
接続路のため作動メモリのうちの１つから読出す
べき部分情報が、そのつど書込動作中ないし書込
動作中でない作動メモリから読出され得るように
する。

作動メモリロケーシヨンアドレスが時間目盛ｔ
による数値に相応する。而して、例えば時間位置
Ｘ１に到来する部分情報が、必然的に作動メモリ
Ｕ中に達し、メモリロケーシヨンｕ４に書込まれ
る。したがつてこれまでは作動メモリロケーシヨ
ンアドレスが数値に相応する。同様に、図から明
かなように、ホールドメモリロケーシヨンアドレ
スが数値に相応する。それというのはホールドメ
モリロケーシヨンが、制御読出装置ｈを用いてサ
イクリツクに順次制御装置Ｚにより制御される。
図によればそのことは時間位置Ｙ７′〜Ｙ６″で行
なわれる。

技術的諸関連の簡単化のためこの個所で、これ
まで述べて来たことと異なつて、付言すべきは、
ホールドメモリＨの読取サイクルが時間位置Ｙ
４′で始まり時間位置Ｙ３″で終了されたものとす
る。従つてこのような場合作動メモリＵないしＶ
（交替して）の書込パルスフレームが、時間的に
ホールドメモリＨの読出パルスフレームと全く一
致する。そこで先に述べた数値が、当該のパルス
フレームの始めにおけるパルスフレーム境界から
の、１パルスフレーム内での所定時間位置の間隔
を表わす。そこでこのような前提下で存在する規
約によれば、当該の作動メモリロケーシヨンアド
レスに相応する時間値が、貫通接続される単一チ
ヤネル接続路に対する交換データに関して、当該
のホールドメモリロケーシヨンアドレスに相応す
る時間値より小である場合、入チヤネルと出チヤ
ネル間に貫通接続された接続路のため作動メモリ
のうちの１つから読出さるべき部分情報が、その
つど書込動作中の作動メモリから読出さるべきで
ある。さらに、当該の作動メモリロケーシヨンア
ドレスに相応する時間値が、当該のホールドメモ
リロケーシヨンアドレスに相応する時間値より大
の場合、入チヤネルと出チヤネル間で貫通接続さ
れた接続路のため作動メモリのうちの１つから読
出さるべき部分情報が、そのつど書込状態におか
れていない作動メモリから読出され得る。

ひきつづいて、受信、送信パルスフレーム、書
込、読出パルスフレーム間の前述のまた図示の時
間的関係について言及する。それによれば、出チ
ヤネルのパルスフレームのパルスフレーム境界Ｙ
１，Ｙ２，Ｙ３等々が、作動メモリの書込サイク
ルの始めと終りに対して、例えば時間位置Ｘ１２
とＸ１３間で、時間的に一致しておらず、１チヤ
ネルに相応するタイムスロツトの期間の整数倍だ
け遅れている。この遅延の大きさは12タイムスロ
ツトである。要するに、先に述べた倍数は本例で
は12倍である。したがつてパルスフレーム境界Ｙ
２は時間比較において作動メモリロケーシヨンｕ
１２とｕ１３の書込時間位置間にある。それによ
つて、それぞれのパルスフレーム例えばＹ２／Ｙ
３内にある、出チヤネルの時間位置が、一部一方
の作動メモリＵの書込サイクル内に、一部他方の
作動メモリＶの書込サイクル内にある。

さらに図から明かなように、作動メモリのメモ
リロケーシヨンアドレスおよびチヤネルの時間位
置が図示のダイヤグラムに示すようになつてお
り、作動メモリのメモリロケーシヨンアドレスお
よび時分割多重線路のチヤネルの時間位置は各出
パルスフレームおよび各書込サイクル内での順次
連続する書込、読出過程にしたがつて連続する数
値を含む。１送信パルスフレーム内にそのつどあ
る各時間位置のうち一方の作動メモリ例えばＵの
書込サイクル内にある時間位置は出時分割多重線
路の時間位置の最初（第１番目）の部分を成す。
同一送信パルスフレームの、他方の作動メモリ例
えばＶの書込サイクル内にある時間位置は出時分
割多重線路のチヤネルの時間位置の第２番目の部
分を成す。第１番目部分（Ｙ０′〜Ｙ３′、例えば
Ｙ２′）の出チヤネルにおいて作動メモリロケー
シヨンアドレス（例えばＵ１４）に相応する時間
値（例えば14）は、また第２番目部分（例えばＹ
７′）の出チヤネルＹ４′〜Ｙ１５′において作動
メモリロケーシヨンアドレス（例えばＶ２）に相
応する時間値（例えば２）は、遅れに相当する倍
数（本実施例の場合12）だけ減少されたものが、
当該の出チヤネルの時間位置（例えばＹ２′ない
しＹ７′）に相応する時間値（２ないし７）と等
しいか、又はそれより小である場合、入チヤネル
と出チヤネルとの間に貫通接続される単一チヤネ
ル接続路のため作動メモリのうちの一つから読出
さるべき部分情報が、そのつど書込動作中の作動
メモリから読出されるようにしてある。さもない
と、前述に挙げた条件が満たされなかつた場合、
当該の部分情報けその都度書込動作中でない作動
メモリから読出され得る。

多チヤネル接続路（４チヤネル接続路）に対す
る上述の接続例の場合、時間位置Ｙ８′，Ｙ１
０′，Ｙ４″，Ｙ５″を有する出チヤネルが、交換
技術上時間位置Ｘ０，Ｘ４，Ｘ１１，Ｘ１４を有
する入チヤネルに対応づけられていることを基礎
としている。その場合その入チヤネルを介して順
次前述の順序で到来する部分情報の中間記憶には
連続的に交番的にメモリロケーシヨンｕ３ないし
ｖ３，ｕ７ないしｖ７，ｕ１４ないしｖ１４，
ｖ、ないしｕ１がその順序で用いられる。時間位
置Ｘ０，Ｘ４，Ｘ１５を有する入チヤネルを介し
て到来し時間位置Ｙ８′，Ｙ１０′，Ｙ５″を有す
る出チヤネルを介して送出さるべき部分情報と関
連して、上述のように、それらの出チヤネルに対
応づけられたホールドメモリロケーシヨンｈ１，
ｈ３，ｈ１４にておよびそのつど当該のメモリロ
ケーシヨン部分メモリロケーシヨンｈ４における
メモリロケーシヨン部分に相応して）そのつど付
加情報として０が記憶される。この情報によつ
て、それらの部分情報のうちのそれぞれの読出の
際、その読出が、両作動メモリＵ又はＶのうち目
下書込動作中でないものからそのつど行なわれる
ようになり、このことはやはり、切換スイツチａ
（ないしこの切換スイツチを制御する装置例えば
リレー又は相応に電子的に作動するスイツチング
装置）の瞬時与えられる位置ないし状態から明ら
かである。それと異なつて、時間位置Ｘ１１を有
する入チヤネルを介して到来し時間位置Ｙ４″を
有する出チヤネルを介して送出さるべき部分情報
が、その出チヤネルＹ４″に所属するホールドメ
モリロケーシヨンｈ１３、すなわちやはりこれに
属するメモリロケーシヨン部分においてそのつど
付加情報として１が記憶される。この情報によつ
て、その部分情報の読出の際その読出が、そのつ
ど、両作動メモリＵ又はＶのうち目下書込動作中
のものから行なわれるようになる。

上記の接続例は次のように変形され得る、即
ち、時間位置Ｘ４，Ｘ１３，Ｘ１４，Ｘ１５を有
する複数入チヤネルには時間位置Ｙ１０′，Ｙ１
５′，Ｙ２″，Ｙ５″を有する出チヤネルが対応づ
けられているように変形され得る。その場合その
入チヤネルを介して順次前述の順序で到来する部
分情報の中間記憶には連続的に交番してメモリロ
ケーシヨンｕ７ないしｖ７，ｖ０ないしｕ０，ｖ
１ないしｕ１，ｖ２ないしｕ２が用いられる。時
間位置Ｘ４，Ｘ１５を有する入チヤネルを介して
到来し時間位置Ｙ１０′，Ｙ５″を有する出チヤネ
ルを介して送出さるべき部分情報に関連して、上
述のように、それらの出チヤネルに対応するホー
ルドメモリロケーシヨンにて、およびまた当該メ
モリロケーシヨン部分に付加情報としてやはりそ
のつど０が記憶される。この情報によりそれらの
部分情報のうちのそれぞれの読出の際、その読出
が、両作動メモリのうち目下書込動作中でないも
のから行なわれるようになる。時間位置Ｘ１３，
Ｘ１４を有する入チヤネルを介して到来し時間位
置Ｙ１５′，Ｙ２″を有する出チヤネルを介して送
出さるべき部分情報に関連してそれらの出チヤネ
ルに対応するホールドメモリロケーシヨン、すな
わちそのつどのメモリロケーシヨン部分にて、そ
のつど付加情報として１が記憶される。この情報
により、それらの部分情報のうちのそれぞれの読
出の際、その読出が、両作動メモリＵ又はＶのう
ち目下書込動作中のものから行なわれるようにな
る。

要するに、入チヤネルに対する出チヤネルの対
応づけの場合経路捜査と経路選択を用いて、複数
出チヤネルの第１部分フレームの各出チヤネル
が、複数入チヤネルの第１部分フレームの各入チ
ヤネルに対応づけられると共に、第２部分フレー
ムの出チヤネルが第２部分フレームの入チヤネル
に対応づけられるようにするのである。付加的に
第１部分フレームの出チヤネルも、第２部分フレ
ームの入チヤネルに、また同じく、第２部分フレ
ームの各出チヤネルが、第１部分フレームの各入
チヤネルに交換技術上対応づけられ、つまりその
場合、経路捜査と経路選択によつてその対応づけ
が行なわれる。入チヤネルに対する出チヤネルの
付加的対応づけは通常択一的である。つまり、通
常付加的に、第１部分フレームの出チヤネルが、
第２部分フレームの入チヤネルに対応づけられる
か、それとも、第２部分フレームの出チヤネル
が、第１部分フレームの入チヤネル交換技術的に
対応づけられるようにし得る。１つの接続路の場
合このような両種の対応づけを行なうことは概し
て経路選択の観点からすると効果的でない。

【図面の簡単な説明】

図は本発明の装置の実施例の要部を示すダイヤ
グラムである。 Ｈ……ホールドメモリ、Ｋ，Ｌ……時分割多重
線路、Ｕ，Ｖ……作動メモリ。

Claims (1)

1. 【特許請求の範囲】 １ 唯１つの時間チヤネルを要する接続路（単一
   チヤネル接続路）に比して、比較的に大きな帯域
   幅および／又は比較的に細かい振幅段階を得る目
   的に用いられかつそのために２つ又はそれより多
   くの時間チヤネルを用いる接続路（多チヤネル接
   続路）が時分割多重スイツチ装置を介して形成可
   能であり、１本の入（着信）時分割多重線路の１
   つの多チヤネル接続路に属する複数時間チヤネル
   を１本の出（発信）時分割多重線路の相応する複
   数出チヤネルへ交換接続する場合、１つのパルス
   フレームにおいて最大限伝送可能な部分情報の受
   信に適する作動メモリを用いてパルスフレーム当
   り複数チヤネルを介して到来する部分情報のもと
   の時間的順序が、それらの部分情報の送信の際維
   持されるようにし、作動メモリのメモリロケーシ
   ヨン中にて入（着信）チヤネルごとに個々に到来
   する部分情報の受信のための書込み動作がサイク
   リツクに行なわれそれらの部分情報の出チヤネル
   を介しての送出のための読出し動作が交換データ
   に従つて行なわれるようにし、その際その交換デ
   ータは出（発信）チヤネル入（着信）チヤネルと
   の対応関係を指示しており、かつ出チヤネルごと
   に作動メモリのメモリロケーシヨンアドレスの形
   でホールドメモリのメモリロケーシヨンに記憶さ
   れている時分割通信交換機用回路装置においてそ
   れ自体公知の形式でもう１つの（第２の）作動メ
   モリを設け、一方の（第１の）作動メモリは第１
   の書込パルスフレームの持続時間中、他方の（第
   ２の）作動メモリは後続する２番目の書込パルス
   フレームの持続時間中書込動作状態におかれるよ
   うにし、入時分割多重線路の複数（時間）チヤネ
   ルのパルスフレームの、書込パルスフレームに対
   して遅れるような時間的ずれの大きさが１つの
   （時間）チヤネルに相応する１タイムスロツトの
   期間の整数倍であり、それにより前記の時間的ず
   れに従つて、パルスフレーム内に到来する複数部
   分情報が一部は一方の作動メモリの最後のメモリ
   ロケーシヨンの第２列に、一部は他方の作動メモ
   リの最初のメモリロケーシヨンの第１列に記憶さ
   れるようにし、さらに両作動メモリのそれらのメ
   モリロケーシヨンに記憶されている部分情報が、
   入時分割多重線路の後続パルスフレーム内で続出
   されて、出（時間）チヤネルで送出されるように
   し、さらに結合回路を設け、該結合回路を用い
   て、複数出チヤネルのそれぞれに対してホールド
   メモリ中にそのチヤネルに相応するホールドメモ
   リロケーシヨンアドレスのもとで記憶さるべき又
   は記憶された作動メモリロケーシヨンアドレスか
   ら、当該のホールドメモリロケーシヨンアドレス
   と関連して作動メモリのうちのどちらにおいて、
   前記作動メモリロケーシヨンアドレスのもとに記
   憶された部分情報が読出されるべきであるか、を
   捕捉できるようにしたことを特徴とする時分割通
   信交換機用回路装置。 ２ 複数入チヤネルの各パルスフレームがこれに
   対して設定された書込パルスフレームの所定のず
   れによつて分けられた各部分フレームのうち１つ
   は時間位置の点で一番目の（最初の）、（時間）チ
   ヤネルの部分フレームであり、前記の一番目の部
   分フレームの各チヤネルには一方の作動メモリに
   おける第２列のメモリロケーシヨンが対応してお
   り、もう１つは時間位置の点で２番目の、（時間）
   チヤネルの部分フレームであり、前記２番目の部
   分フレムの各チヤネルには他方の作動メモリにお
   ける第１列のメモリロケーシヨンが対応してお
   り、前記の入チヤネルのパルスフレームが前記の
   各部分フレームに分れているのと同様に当該出チ
   ヤネルの時間位置が入チヤネルのそのつど後続す
   るパルスフレーム内にある複数出チヤネルも、相
   応のようにして、時間位置の点で一番目の部分フ
   レームと、時間位置の点で後続する２番目の部分
   フレームとにまとめられており、 ホールドメモリのメモリロケーシヨンアドレス
   が相応する個々の時間位置を有する、第１ないし
   第２部分フレームの出チヤネルと、 ホールドメモリのメモリロケーシヨン中に記憶
   された両作動メモリのメモリロケーシヨンアドレ
   スが相応する個々の時間位置を有する、第１ない
   し第２部分フレームの入時間チヤネルとの交換技
   術上の対応づけの場合、その時間位置において出
   チヤネルに送出さるべき部分情報が、ホールドメ
   モリ中に記憶された作動メモリロケーシヨンアド
   レスを用いて、目下書込動作中でない作動メモリ
   からそのつど読出可能であり、 これに反し、第１ないし第２部分フレームの出
   チヤネルと第２ないし第１部分フレームの入チヤ
   ネルとの交換技術上の対応づけの場合、その時間
   位置において出チヤネルに送出さるべき部分情報
   がそのつど、目下書込動作中の作動メモリから読
   出可能であるようにした特許請求の範囲第１項記
   載の装置。 ３ 両作動メモリにおける各メモリロケーシヨン
   の制御のため、同じ作動メモリロケーシヨンアド
   レスが用いられ、さらに、両作動メモリのうち一
   方又は他方におけるメモリロケーシヨンの制御の
   ためそれぞれのホールドメモリロケーシヨンアド
   レスと、当該のホールドメモリロケーシヨン上に
   記憶された作動メモリロケーシヨンアドレスとか
   ら、結合回路素子を用いて付加情報を導出し、該
   付加情報にしたがつて、ホールドメモリロケーシ
   ヨンアドレスに相応する出チヤネルを介して送出
   さるべき部分情報が、目下書込動作中のまたは目
   下書込動作中でない作動メモリから読出され得る
   ようにした特許請求の範囲第２項記載の装置。 ４ 付加情報が、ホールドメモリから当該作動メ
   モリロケーシヨンアドレスの読出後導出され得る
   ようにした特許請求の範囲第３項記載の装置。 ５ 付加情報が、ホールドメモリ中への当該作動
   メモリロケーシヨンアドレスの書込の前またはそ
   れと共にホールドメモリロケーシヨンアドレスと
   作動メモリロケーシヨンアドレスとから導出さ
   れ、同じくホールドメモリ中に、例えば当該の作
   動メモリロケーシヨンアドレスと同じホールドメ
   モリロケーシヨンに記憶され当該作動メモリロケ
   ーシヨンアドレスと共に読出されるようにした特
   許請求の範囲第３項記載の装置。 ６ 時分割多重スイツチ装置を有する通信交換装
   置用、例えば電話交換装置用回路装置であつて前
   記時分割多重スイツチ装置を介して多チヤネル接
   続路と単一チヤネル接続路との双方を貫通接続す
   るようにしたものにおいて、単一チヤネル接続路
   の貫通接続の場合、出チヤネルと入チヤネルとの
   対応づけ、およびメモリロケーシヨンアドレスと
   部分情報の書込および読出が、多チヤネル接続路
   の貫通接続の場合におけると同じ形式で展開され
   るようにした特許請求の範囲第１項記載の装置。 ７ 時分割多重スイツチ装置を有する通信交換装
   置用、例えば電話交換装置用回路装置であつて前
   記時分割多重スイツチ装置を介して多チヤネル接
   続路と単一チヤネル接続路との双方を貫通接続す
   るようにしたものにおいて、単一チヤネル接続路
   の場合にも両作動メモリを用い、結合回路素子を
   設け、該素子により出PCM時分割多重線路のそ
   れぞれのチヤネルに対して、そのつど当該チヤネ
   ルに対応するホールドメモリロケーシヨンアドレ
   スと、ホールドメモリにおける当該のメモリロケ
   ーシヨンにて記憶さるべき又は記憶された作動メ
   モリロケーシヨンアドレスとから、両作動メモリ
   のうちいずれにおいてそのつどの作動メモリロケ
   ーシヨンアドレスのもとに記憶された部分情報が
   読出さるべきであるかが捕捉されるようにした特
   許請求の範囲第１項記載の装置。 ８ 作動メモリロケーシヨンアドレスおよびホー
   ルドメモリロケーシヨンアドレスが、入チヤネル
   の時間位置と、出チヤネルの時間位置とを表わす
   時間値に相応しており、当該の作動メモリロケー
   シヨンアドレスに相応する時間値が、当該のホー
   ルドメモリロケーシヨンアドレスに相応する時間
   値より小ないし大である場合、入チヤネルと出チ
   ヤネルとの間で貫通接続される接続路のため作動
   メモリのうちの１つから読出されるべき部分情報
   が、そのつど書込動作中もしくは書込動作中でな
   い作動メモリから読出され得るようにした特許請
   求の範囲第７項記載の装置。 ９ 時分割多重スイツチ装置を有する、通信交換
   装置用例えば電話交換装置用回路装置であつて、
   複数出チヤネルのパルスフレームのパルスフレー
   ム境界が、作動メモリの書込サイクルの始めと終
   りに対して時間的に一致しておらず、１チヤネル
   に相応する１タイムスロツトの持続時間の整数倍
   だけ遅れており、それにより、複数チヤネルの第
   １部分ないし第２部分の、そのつど１パルスフレ
   ーム内にある時間位置が、同時に、一方又は他方
   の作動メモリの書込サイクル内にあるようにした
   ものにおいて、作動メモリのメモリロケーシヨン
   アドレスおよび出時分割多重線路のチヤネルの時
   間位置が、順次連続する書込、読出過程にしたが
   つて各書込サイクル及び各出（発信）フレーム内
   で連続する数値を成しており、さらに、第１部分
   Ｙ２′の出チヤネルにおいては作動メモリロケー
   シヨンアドレスに相応する時間値が、 また、第２部分の出チヤネルにおいては作動メ
   モリロケーシヨンアドレスに相応し、且１つの書
   込サイクル相応する作動メモリロケーシヨン数だ
   け高められた時間値が、 遅れに相応する倍数だけ減少された状態で、当
   該の出チヤネルの時間位置に相応する時間値と等
   しいかそれより小である場合、入チヤネルと出チ
   ヤネルとの間で貫通接続される単一チヤネル接続
   路のため作動メモリのうちの１つから読出さるべ
   き部分情報が、そのつど書込動作中の作動メモリ
   から読出されるようにした特許請求の範囲第８項
   記載の装置。