JPH0157879B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、そのつど１つのチヤネル対を介して
それぞれの接続路を形成するように構成され前記
チヤネル対の双方の単一チヤネルが、当該接続路
のため一方及び他方の伝送方向における通信伝送
に用いられ、さらに、多段スイツチフレームの入
力側に個々に接続された複数装置（LTG）を有
し、該装置においては各々の接続路に属していて
スイツチフレームを介して時分割多重方式にした
がつて貫通接続すべき２つのチヤネルが、それぞ
れの伝送方向に伝送すべき通信情報の中間記憶に
より時間クロツクとパルスフレーム境界に関し同
時関係を有するようにし、その同期関係をとるた
め、各装置（LTG）の当該作動メモリにおける
書込み及び読出過程がそれぞれの部分情報の時間
順序に関し且部分情報をサンプリングサイクルご
とに包括するパルスフレームのパルスフレーム境
界の時間位置に関し、一致せしめられており、さ
らにそのような時分割多重式に貫通接続される、
各１つの接続路に所属する２つのチヤネルが前記
複数装置のうちの１つからスイツチフレームを介
して再び同一装置へ又はそれとクロツク同期及び
フレーム同期する、前記複数装置のうちほかの装
置への伝送経過において遅延作用の影響下にあ
り、該遅延作用はそれぞれの部分情報の時間順序
及び各パルスフレーム境界の時間位置に係るもの
であり、また付加的遅延のために用いられる遅延
装置を有し、該遅延装置を介して、各チヤネルが
時分割多重式に従つて貫通接続可能であり、前記
の付加的遅延により、１つの接続路に属するチヤ
ネル対のうちの一方のチヤネルを介してスイツチ
フレームから前記装置に到来する部分情報が又は
前記チヤネル対のうちの他方のチヤネルを介して
スイツチフレームへ伝送さるべき相応の部分情報
が、その時間位置及びそのパルスフレームのパル
スフレーム境界の時間位置の点で時間的に一致せ
しめられるようにして、前記の周期関係を確保す
るようにした回路装置に関する。

前述の形式の遅延装置はドイツ特許第2148994
号、米国特許第3881064号より公知である。その
中に論じられている所謂フレーム整合ないし補償
の問題が、ドイツ特許第1939027号、英国特許第
1275520号、ドイツ特許第2021344号、英国特許第
1340268号に記載されている。そのフレーム整合
は前述の形式の遅延装置によりなされる。

遅延装置として用いられるのは殊に、整合メモ
リ、例えば、作動メモリであり、このメモリ中
に、入時分割多重線路の時間チヤネルを介して到
来する部分情報が順次時間位置にしたがつて書込
まれ、また、そのメモリからはそれらの部分情報
は所望の遅延にしたがつて選定された記憶時間の
後書込の順序で再び読出されて、整合メモリと接
続された出時分割多重線路を介して再び送出され
る。斯様な整合メモリはその記憶時間が調整され
得るように構成され得る。したがつてそのメモリ
はそのつど生じる作動状況に対し、その記憶時間
についての現存する要求に適合させることができ
る。時分割多重線路を介して到来する部分情報
が、線路の影響により所定の遅延時間だけ遅延を
伴なう場合、当該整合メモリにおける記憶時間が
次のように選定される、即ち、遅延時間と記憶時
間との和が、部分情報が時分割多重線路を介して
伝送されるパルスフレームのフレーム期間または
その整数倍に等しくなるように定められる。その
ようにして、パルスフレームのパルスフレーム境
界は時間的に次のようにずらされる、即ち異なる
時分割多重線路を介して伝送される部分情報のパ
ルスフレームの各パルスフレーム境界が時間的に
一致せしめられるようにずらされる。

冒頭に述べた公知技術として前提とされた形式
のスイツチフレームにおいて、スイツチフレーム
入力側には所謂ライントランクグループ（Line
Trunk Groups）（以下たんに“LTG”と称す
る）が接続されている。“LTG”とは多重線路に
対する接続装置ないし端子群又はAD及びDA変
換器等に対する接続装置ないし端子群の謂であ
る。このLTGは同様に個別にスイツチフレーム
出力側にも接続されている。スイツチフレーム入
力側を介して部分情報が、LTGからスイツチフ
レームに向つて伝送される。スイツチフレーム出
力側を介しては、スイツチフレームを介して伝送
された部分情報が、LTGに伝送される。パルス
フレーム内の関係はしたがつてスイツチフレーム
出力側を介して順次連続的に送出されLTGに受
信される部分情報から、LTGはその内部のスイ
ツチング機能に規定的な動作クロツクを（パルス
フレーム境界の時間位置を含めて）導出する。そ
れによつて、パルスフレーム内の関係にしたがつ
てLTGからスイツチフレームに向つて連続的に
順次伝送される部分情報の時間位置もそのパルス
フレームのパルスフレーム境界の時間位置を含め
て決まる。

スイツチフレームからLTGまでの線路上で、
その線路を介して伝送される部分情報が、線路の
影響を受け、それにより、冒頭に述べたような遅
延の意味でそれらの情報の遅延が生ぜしめられ
る。さらにLTGの内部接続機能に遅延の影響が
係わり、それによつて、LTGから当該スイツチ
フレーム入力側に伝送される部分情報の時間位置
が、当該のスイツチフレーム出力側からLTGに
伝送された部分情報からLTGにおいて（LTGの
側で）導出される動作クロツク（パルスフレーム
境界の時間位置を含めて）に対して遅延せしめら
れる。さらに、LTGからそれぞれのスイツチフ
レーム入力側に伝送される部分情報も線路の影響
を受けるのであり、それは同様に遅延の作用を及
ぼし、殊に、当該のパルスフレーム境界の時間的
ずれも生ぜしめる。

したがつて３つの個所にて生ぜしめられる遅延
は当該の線路の種類と長さに応じて種々異なるも
のになり得る。また、異なるLTGによつても上
述の異なる遅延作用が及ぼされ得る。それによ
り、また異なる線路数値により生じる遅延は、連
続作動中均一である。さらに、LTGにおいては
スイツチフレームから供給される動作クロツク
（パルスフレーム境界の時間位置を含めて）へそ
れぞれのLTGを同期させるために用いられる装
置が、外乱を受けるおそれがある。これによつ
て、LTG内部で生じる遅延として、LTGから当
該スイツチフレーム入力側へ伝送される各部分情
報が、当該スイツチフレーム出力側からLTGへ
伝送される部分情報からLTG側で導出される動
作クロツク（パルスフレーム境界の時間位置を含
めて）に対して有する遅延は、したがつて連続動
作中必ずしも均一でなく、長時間全く生じないこ
とがあり、一方いつでも発生し得、連続的動作中
その程度の点でも変化し得る。

本発明の課題とするところは交換機の構成によ
りおよび／又はそれ自体わずかな動作障害によ
り、（例えばLTGの側での同期について）生じ得
る前述の遅延の影響に対処し得る手段を提供する
ことにある。このことはできるだけわずかなコス
トで、すなわち所要コストをできるだけ良好に活
用を考慮して行なおうとするものである。

この課題の解決のため本発明によれば、冒頭に
述べた形式の回路装置において、最後のスイツチ
段に設けられた時間位置多重スイツチにより、そ
れぞれの作動メモリに中間記憶された各受信され
た部分情報がフレーム内で送出されるようにし、
その場合そのフレームにおける部分情報のパルス
フレーム境界が、時間位置に関し、当該の時間位
置多重スイツチにて受信された部分情報のパルス
フレームのパルスフレーム境界に対して遅れを以
つてずらされており、該遅延時間の持続時間が、
諸影響による遅今の可能な複数最大値の和とパル
スフレーム期間との差によつて定められており、
その場合その諸影響による遅延はスイツチフレー
ム出力側からそれぞれの装置への経路上で、及び
その装置から当該スイツチフレーム入力側までの
経路上での線路の影響（線路走行伝搬時間）に起
因し、また当該装置内部での影響、例えば、外乱
による影響に起因するものであり、さらに前記複
数装置の１つにより受信された部分情報をパルス
フレームごとにそのフレーム境界を含めて中間記
憶する整合メモリがスイツチフレーム各入力側に
配属されており前記整合メモリにより、それらの
受信された部分情報が遅れて送出される際の遅れ
の記憶時間が、当該の装置内における前記の影響
及び前記の線路の影響の最小値と実際値との差に
適合可能であるようにしたのである。

この種の整合メモリの所要の記憶容量が、それ
により要求される記憶時間と共に増大するのであ
るから、すなわち所要の記憶時間がわずかであれ
ばあるほどその所要記憶容量が小さくてよいので
あるから、本発明によれば整合（調整）メモリに
おいてそのような記憶のために必要な費用全体を
低減させ、それによりコストの著しい節減を有利
に達成することができる。

図中本発明の実施例を実質的にその理解のため
に必要な構成部分のみを示す。以下の記載では
PCM接続路用に構成された多段のスイツチフレ
ームで、一部時間段から、一部空間段から構成さ
れているものが、当業者にとつて既に種々公知で
あることが前提としてある。例えば、ドイツ特許
出願公告公報第2108745号、殊に第１図に、記述
と共に、その種スイツチフレームが示してある。
時間位置多重スイツチＺ１のスイツチ段と、空間
位置多重スイツチＲのスイツチ段と、時間位置ス
イツチ段Ｚ２の別のスイツチ段とから成るスイツ
チ段の代わりに、一部は別の時間位置多重スイツ
チ、一部は別の空間位置多重スイツチの比較的に
多くのスイツチ段から成るスイツチフレームを設
けることもできる。記載してある実施例の本発明
との関係について係数的に説明する前に、先ず、
図示のスイツチフレームＫについて一般的に説明
する。

図中スイツチフレームＫのうち２つの時間位置
多重スイツチＺ１，Ｚ２及び１つの空間位置多重
スイツチＲが示してある。スイツチフレームＫの
スイツチフレーム入力側Ｅへの入時分割多重線路
はａで示し、スイツチフレーム出力側Ａからの出
時分割多重線路はｄで示す。時分割多重中間線路
はｂとｃで示す。これらの中間線路は時間位置多
重スイツチＺ１を空間位置多重スイツチＲの入力
側と接続し、その出力側を時間位置多重スイツチ
Ｚ２と接続する。空間位置スイツチＲはそれ自体
公知の形式で複数スイツチ点を有し、そのうちの
１つを“Kp”で示す。

図示の時間位置多重スイツチ及び空間位置多重
スイツチは比較的に大きいPCM時分割多重スイ
ツチ装置の構成部分である。接続路の形成のため
それ自体公知の形式で経路捜査装置Ｗを用いて、
１つの空きの接続路を捜査し選択し、この接続路
を、時分割多重線路の空き接続チヤネルを介して
形成できる。それに関連してホールドメモリHz
１，Hz２，Hrが設けられている。ホールドメモ
リHz１，Hz２は個々に時間位置多重スイツチＺ
１，Ｚ２に配属されている。ホールドメモリHr
は空間位置多重スイツチＲに配属されている。

前述のホールドメモリはそれぞれ前述の複数多
重スイツチのうちの１つにおいて、入チヤネルに
対する出チヤネルの対応づけ（関係）を指示する
交換データの記憶に用いられる。この対応づけ
（関係）は従来形式の空間多重スイツチにおける
各接続路に対する貫通接続データに相応する（入
力座標線路番号／出力座標線路番号）。

この交換データは公知のように経路捜査装置を
用いて、そのつど接続路のため、スイツチフレー
ムのすべての規定的部分、主に中間線路の状態
（空き又はふさがり）についての、ふさがりメモ
リ（旧式の装置：経路捜査装置において）にて記
憶されたデータを用いて、情報処理結合過程によ
り求められる。これらの交換データは多段スイツ
チフレームを介して貫通接続さるべき、また貫通
接続された接続路の経過を、その際要求される中
間線路、スイツチ点ないし時分割多重線路、チヤ
ネル、時間位置等々について一義的に指示する。
本例においても、それぞれの貫通接続さるべき接
続路に対するそのような経路捜査が行なわれる。
その際単一チヤネル接続路でなく多チヤネル接続
路が用いられる場合、そのような経路捜査過程の
複数を個々に、その際必要な接続路形成過程のた
め行なうことができる。

経路捜査を用いて求められた交換データは当該
時分割多重スイツチ装置を介して通じている接続
路に係る限り、時間位置多重スイツチ及び空間位
置多重スイツチのホールドメモリ中に記憶され
る。時間位置多重スイツチにおいて出チヤネルの
チヤネル番号にはそれぞれ所属するホールドメモ
リのメモリロケーシヨンが永続的に対応づけられ
ている。各パルスフレームごとに１つのPCM多
重線路の入チヤネルを介して到来する、接続路ご
との個別の部分情報が、サイクリツクに、当該の
時間位置多重スイツチにそれぞれ所属する作動メ
モリ、例えばＶ１に書込まれる。それと異なつ
て、出チヤネルを介して個々にそれらの部分情報
の伝送を行なうための読出動作のしたがう交換デ
ータは入チヤネルに対する出チヤネルの対応づけ
を指示し、各チヤネルごとに、作動メモリのメモ
リロケーシヨンアドレスの形でホールドメモリの
メモリロケーシヨンに記憶されている。したがつ
て、ホールドメモリ中に各チヤネルごとに、その
つどそのチヤネルに永続的に所属するメモリロケ
ーシヨンにて、どの作動メモリーメモリロケーシ
ヨンアドレスのもとで、そのチヤネルを介して伝
送さるべき部分情報が書込まれているか、即ち中
間記憶されているか、が指示されている。

１つの出時分割多重線路のチヤネルには既述の
ようにホールドメモリのメモリロケーシヨンが永
続的に対応づけられている。従つて、作動メモリ
からの、中間記憶された部分情報の送出のため、
ホールドメモリのメモリロケーシヨンが、出チヤ
ネルの時間位置にしたがつてサイクリツクに制御
される。

PCM時分割多重チヤネル、例えばＺ１，Ｚ２
への入時分割多重線路例えばａ，ｃを介して到来
する部分情報の、当該時分割多重チヤネルの作動
メモリ例えばＶ１，Ｖ２中への前述のサイクリツ
クな書込が、制御書込装置、例えばｚ１，ｚ２を
用いて行なわれる。従つて、時分割多重スイツチ
の制御書込装置がそのサイクリツクな書込の展開
のため連続的にシフト送りされる。

PCM時分割多重スイツチ例えばＺ１，Ｚ２か
ら出ている時分割多重線路例えばｂ，ｄを介して
伝送される部分情報の読出が当該のホールドメモ
リを用いて行なわれる。両時間位置多重スイツチ
Ｚ１，Ｚ２にはホールドメモリHz１，Hz２が配
属されている。時間位置多重スイツチＺ１，Ｚ２
からの出PCM時分割多重線路ｂ，ｄのそれぞれ
のチヤネルの時間位置にはホールドメモリHz１，
Hz２のメモリロケーシヨンが固定的に対応づけ
られている。ホールドメモリのメモリロケーシヨ
ンは図示してない公知形式でサイクリツクに制御
される。

本実施例では要するにPCM時分割多重線路ｂ，
ｄのチヤネルの時間位置に対するホールドメモリ
Hz１，Hz２のホールドメモリロケーシヨンの対
応づけ（関係）が次のようになされている、即ち
ホールドメモリHz１，Hz２においてそれぞれ順
次連続するメモリロケーシヨンが、時間位置の順
序でメモリロケーシヨンごとにてい昇するよう
に、なされている。したがつて、作動メモリＶ
１，Ｖ２の、ホールドメモリHz１，Hz２に記憶
された作動メモリロケーシヨンアドレスのサイク
リツクな読出の際それら両作動メモリのうちの一
方及び他方のメモリの作動メモリロケーシヨンア
ドレスがそれぞれ連続的に順次送出される。作動
メモリＶ１の作動メモリロケーシヨンアドレスを
用いてそれ自体公知の形式でその制御読出装置
hz１が制御される。同様に作動メモリＶ２の作
動メモリロケーシヨンアドレスを用いてその制御
読出装置hz２が制御される。ホールドメモリに
おいて各出時分割多重線路ｂ，ｄごとに記憶され
た交換データは出時分割多重線路上のチヤネル
と、入時分割多重線路上のチヤネルとの対応関係
を指示しているので、制御読出装置hz１，hz２
の前述の制御によつて次のことが定められる。即
ちホールドメモリHz１，Hz２のサイクリツクな
読出過程にしたがつて所定の時間位置で丁度当該
の部分情報を送出する時間的順番に当つている出
チヤネルを介して送出される部分情報がそのつど
どの入チヤネルに由来するのかが定められる。

ホールドメモリHrを用いての空間位置多重ス
イツチＲの制御は本発明の対象ではない。当該の
制御過程はそれ自体公知の形式で行なわれ、それ
について既述の特許出願公告公報を参照され度
い。

時間位置多重スイツチＺ１，Ｚ２において、作
動メモリＶ１，Ｖ２における書込、読出過程を、
それ自体公知の形式で連続的に行ない得る。既述
のように、各入チヤネルごとに個々に到来する部
分情報の、作動メモリのメモリロケーシヨンへの
書込入力のための書込動作が、サイクリツクに行
なわれ、一方、それらの部分情報を個々に出チヤ
ネルを介して送出するための読出動作は交換デー
タにしたがつて行なわれる。その場合その交換デ
ータは入チヤネルに対する出チヤネルの対応づけ
を指示し、各出チヤネルごとに、ホールドメモリ
Hzのメモリロケーシヨンに作動メモリＶ１，Ｖ
２のメモリロケーシヨンアドレスの形で記憶され
ている。上述と異なつて、その対応づけを逆にし
て行なうこともできる。つまり、書込動作は前述
の交換データに従つて行なわれ、読出動作はサイ
クリツクに行なわれることとなる。このような択
一的なことについては上述の特許出願公告公報に
記載してある。

ホールドメモリHz１，Hz２はそれぞれ両作動
メモリＶ１，Ｖ２に対して記憶すべき作動メモリ
−メモリロケーシヨンアドレスに相応する数のメ
モリロケーシヨンを有するメモリのほかに制御書
込装置Ｗ１，Ｗ２及び制御読出装置を有する。制
御書込装置を介して、経路捜査装置Ｗを用いて求
められた交換データが、ホールドメモリHz１，
Hz２中に書込まれる。ホールドメモリHz１，
Hz２の制御読出装置を用いて、それらの交換デ
ータは前述の形式でホールドメモリのメモリロケ
ーシヨンから読出される。

これまでスイツチフレームＫとその機能につい
て一般的に説明して来たが、これにつづいて、特
別に本発明との関係についても次に説明する。

それぞれの接続路の形成のためそれぞれ１つの
チヤネル対が用いられ、このチヤネル対の両単一
チヤネルが一方及び他方の伝送方向におけるその
ような接続路のための通信伝送に用いられる。ス
イツチフレームＫの入力側例えばＥは時分割多重
線路、例えばｇ１／ｇ２を介して接続装置ないし
端子群、例えばLTG（Line Trunk Group）と
個々に接続されている。このような接続装置ない
し端子群は入力側が、加入者線（アナログ）と、
アナログ接続線路と、PCM接続線路とに接続可
能である。１つの接続装置ないし端子群において
はエンコーダ、デコーダ、マルチプレクサ、デマ
ルチプレクサ、所謂ボルシト（BORSCHT）機
能に必要な装置が含まれている（NTZ第33／
1980年、第10巻、第646〜第652頁、1978デイジタ
ル通信に係るインターナシヨナルチユーリツヒセ
ミナ、プロシーデイングズIEEEカタログNo.
78CH1325−0ASST B2.1、A4.1頁）。

これらの接続装置ないし端子群は多段スイツチ
フレームＫの各入力側に個々に接続された装置
（LTG）であり、これらの装置においてはそれぞ
れの接続路に所属しスイツチフレームを介して時
分割多重方式にしたがつて貫通接続すべき２つの
チヤネルが、両伝送方向のそれぞれの方向に伝送
すべき通信情報の中間記憶により、時間クロツク
とパルスフレーム境界の点で同期関係を有するよ
うになる。このために、前述のエンコーデイング
とデコーデイングに関連して、また、マルチプレ
クサとデマルチプレクサに関連して各接続路ごと
のPCM情報の中間記憶が行なわれる。他の交換
機に接続されているか、又はここから出されてい
るPCM接続線路の接続のためそのPCM接続線路
を介しての情報伝送の点でフレーム整合のため接
続装置ないし端子群にて整合メモリを設けること
もできる。したがつてその整合メモリにおいて、
上述の線路の接続のため（図中ではLTGの左側）
に必要な前述の回路素子又はそのつど動作機能に
したがつて必要なもののみを設けてもよい。

有利には接続装置ないし端子群に作動メモリが
設けられる。これらの接続装置ないし端子群のう
ちのおのおの群の当該作動メモリにおける書込及
び読出過程が、それぞれの部分情報の時間順序に
関し、また各部分情報をサンプリングサイクルに
したがつて包括するパルスフレームのパルスフレ
ーム境界（端）に関し一致せしめられる。要する
に、このことは１つの接続装置ないし端子群内部
で、異なる伝送方向の、そのつど１つの接続路に
共に属する２つのチヤネルに係る。

各１つの接続路に所属するそのような２つのチ
ヤネルは１つの接続装置ないし端子群から、スイ
ツチフレームを介してあらためて（再度）、その
同じ接続装置ないし端子群へ、またはその接続装
置ないし端子群をクロツク同期及びパルスフレー
ム同期する、相応の別の接続装置ないし端子群へ
延びる。１つの接続装置ないし端子群からスイツ
チフレームＫの入力側Ｅまで時分割多重線路ｇ
１／ｇ２が延びている。そのスイツチフレームの
出力側の１つからは時分割多重線路ｅが同一接続
装置ないし端子群に達している。したがつてこの
時分割多重線路から見て、その接続装置ないし端
子群は情報伝送方向について出の時分割多重線路
と、同方向について入の時分割多重線路を用いて
スイツチフレームと接続されている。１つの接続
路に属し一方の伝送方向（例えば発呼加入者から
被呼加入者へ）及び他方の伝送方向（例えば上記
と逆）の伝送機能の実現に用いられる両チヤネル
のうち、一方（発呼加入者から被呼加入者への方
向で見て）は接続装置ないし端子群LTGと、時
分割多重線路ｇ１／ｇ２と、スイツチフレームＫ
と、時分割多重線路ｅと、再度接続装置ないし端
子群LTGを介して延びる。上記両チヤネルのう
ち他方（同じく発呼加入者から被呼加入者のほう
を見て）、即ち逆の伝送方向のチヤネルが、接続
装置ないし端子群LTGから時分割多重線路ｅ、
スイツチフレームＫと、時分割多重線路ｇ２／ｇ
１を介して延びる。すなわち最後に説明したのは
伝送方向に関して逆方向の、両チヤネルのうち第
２のものの経過について示した。

クロツク供給の点では接続装置ないし端子群
LTGはスイツチフレームＫの制御に依存する、
即ちスイツチフレームの詳細には示してない制御
装置の制御に依存する。この制御装置は殊に作動
メモリにて書込過程及び読出過程の展開のためエ
ンドレスのクロツクパルス列を送出し、このクロ
ツクパルス列にしたがつて、時間位置多重スイツ
チＺ２から時分割多重線路ｅを介して接続装置な
いし端子群LTGへ部分情報の送出も展開される。
この接続装置ないし端子群から、接続された時分
割多重線路の各チヤネルを介して、又は変換後そ
れぞれの接続線路（アナログ）を介して部分情報
がさらに伝送されるか、又はそれ自体公知の形式
で、加入者接続線路（アナログ）への接続路の場
合相応の変換が行なわれる。

パルスフレームの関連で時間位置多重スイツチ
Ｚ２から接続装置ないし端子群LTGへ伝送され
る部分情報列から、その接続装置ないし端子群は
常に繰返されるフレーム検出ビツト（フレームマ
ークビツト）も検出し、この検出ビツトにより、
そのパルスフレームのパルスフレーム境界（端）
の時間位置がマークされる。これにより接続装置
ないし端子群はその動作過程の展開に規定的なパ
ルスクロツクを導出するのみならず、パルスフレ
ーム境界の時間位置をも導出する。このクロツク
ないし時間位置にしたがつて行なわれるのは接続
装置ないし端子群LTGからこれに接続された線
路を介しての前記部分情報の伝送（接続された時
分割多重線路のチヤネル又はアナログの接続線路
又は同様にアナログである加入者線路）のみなら
ず、逆方向の部分情報の受信も、である。上記の
逆方向の部分情報とは時分割多重線路ｇ１／ｇ２
を介してスイツチフレームＫに伝送さるべきもの
である。接続装置ないし端子群LTGにおいては
それらの部分情報は当該接続路のためそのつどふ
さがれる、それぞれの時分割多重線路のチヤネル
を介して到来するか、またはアナログ信号が到来
し、このアナログ信号は接続装置ないし端子群
LTGにおいて先ず相応の部分情報（PCM信号）
に変換される。

時分割多重線路ｇ１／ｇ２を介してLTGから
スイツチフレームＫへ伝送されるべき部分情報に
対して規定的であるのは時分割多重線路ｅを介し
て接続装置ないし端子群LTGへ伝送される部分
情報のクロツクのほかにさらに、そのパルスフレ
ーム境界の時間位置、即ちフレーム検出ビツトの
時間位置である。つまり上記クロツクないし時間
位置は接続装置ないし端子群LTGから時分割多
重線路ｇ１／ｇ２を介してスイツチフレームＫの
時間位置多重スイツチＺ１へ伝送される部分情報
のパルスフレーム境界の時間位置に対して規定的
である。種々のスイツチ段の時間位置多重スイツ
チを同期（同時）のパルスフレーム境界で動作す
るように作動し得るとしても、時分割多重線路ｇ
１／ｇ２においてそのつど、それらの時分割多重
線路上の線路の影響に基づく遅延が生じる（ケー
ブル線路走行時間による遅延）。スイツチフレー
ム自体は空間的に著しくコンパクトに構成されて
いる。これに反して、時分割多重線路ｇ１／ｇ２
は異なつた大きさの距離にわたつて当該の交換機
内にて延びている。このことからスイツチフレー
ムＫと異なる接続装置ないし端子群LTGとの間
の種々異なる時分割多重線路の場合異なつた大き
さの遅延が生じる。この個所で前以て付記すべき
は時分割多重線路ｇ１／ｇ２は整合メモリＧを介
して延びていることである。このメモリを構成上
スイツチフレームＫに統合するか、又はこれに直
接付設する場合時分割多重線路ｇ１／ｇ２のうち
図中ｇ２で示した部分は相応して短縮されるか、
又は単なる時分割多重線路（スイツチフレーム内
部）になる。したがつて線路による影響は実質的
に、たんに、その時分割多重線路のｇ１で示す部
分のみに起因する。

先に述べた整合メモリは付加的遅延に用いられ
る遅延装置であり、この遅延装置を介して、各チ
ヤネルを時分割多重式に貫通接続可能である。さ
らに接続装置ないし端子群LTGは受信された
（ｅを介して）フレーム検出語の時間位置と送信
された（ｇ１／ｇ２を介して）フレーム検出語の
時間位置との間の時間差に関して内部遅延を有す
る。この遅延は変化し得る。この遅延は装置に依
存する一定の基本値を有する。この遅延の時間の
程度は増大し得る。即ち外乱に依存して、つまり
動作欠損ないし異常又は誤動作の発生の際増大し
得る。

時間位置多重スイツチＺ２により送出されるフ
レーム検出ビツトの時間位置と上述のように遅延
に起因する、時間位置多重スイツチＺ１により受
信されたフレーム検出ビツトの時間位置との間の
すべての遅延の和が、最小値と最大値をとり得
る。これらの遅延が最小値をとるのは当該の接続
装置ないし端子群が全く欠陥ないし異常がなく外
乱なしに動作する場合、ならびに当該の時分割多
重線路ｇ１／ｇ２、ｅが、交換機にて現われる最
小のケーブル（線路）長を有する場合である。こ
の遅延が最大値をとるのは当該の接続装置ないし
端子群が異常又は外乱を伴なつて動作する場合で
あつて、それによつて生じる遅延作用について許
容限界値内で動作する場合と、その時分割多重線
路が、交換機にて現われる最大のケーブル（線
路）長を有する場合とである。

さて、前述のように、スイツチフレームＫをそ
の種々のスイツチ段にて同時（期）のパルスフレ
ーム境界を以て動作させ得るには時間位置多重ス
イツチＺ１の入力側Ｅを介して受信される部分情
報のパルスフレーム境界が、スイツチフレーム内
に存在するパルスフレーム境界と時間的に一致す
るようにしなければならない。このために２つの
手段が講じられる。先ず第一に、最後のスイツチ
段に設けられる時間位置多重スイツチ、例えばＺ
２が、それぞれの作動メモリ例えばＶ２において
中間記憶された受信された部分情報を次のような
パルスフレームで送出する。即ち、それのパルス
フレーム境界が、時間位置の点で、当該の時間位
置多重スイツチ例えばＺ２において受信された部
分情報のパルスフレームのパルスフレーム境界に
対して、所定の同じに調整された遅延時間だけず
らされているパルスフレームで送信するようにす
るのである。この遅延時間の大きさはパルスフレ
ーム期間と、次のような遅延の可能な各最大値の
和との差により定まる。即ちその最大値の和とは
スイツチフレーム出力側例えばＡからそれぞれの
接続装置ないし端子群LTGまでの経路上及びそ
れぞれの接続装置ないし端子群からの当該のスイ
ツチフレーム入力側例えばＥまでの経路上での線
路による影響により、また殊に外乱による影響に
より、その装置内で生じる各遅延の可能な最大値
の和である。上述の外乱の影響により生じる遅延
の最大値は既述のように、動作上許容された値で
ある。第２にはスイツチＫの各入力側例えばＥに
は複数接続装置ないし端子群LTGのうちの１つ
により受信された部分情報をパルスフレームとし
てパルスフレーム境界を含めて中間記憶する整合
メモリが配属されており、この整合メモリにより
それらの部分情報を遅延させて再び送出する際の
遅延は当該の装置内部での前述の影響及び線路に
よる影響の最小値と実際値との差に適合可能であ
る。これらの手段により前述の各遅延の和には前
述の均一に調整された所定遅延時間（最後のスイ
ツチ段の時間位置多重スイツチＺ２により惹起さ
れる）及びそのつど与えられる作動状況に適合可
能な記憶時間（整合メモリＧにおける中間記憶）
が加えられ、それにより、それらの遅延は１つの
パルスフレームの持続時間の全遅延（全体量）に
高められ、それによりパルスフレーム境界の所要
の時間同期関係が達成される。有利に、前述の各
遅延に必要に応じて加えられる遅延が（１パルス
フレームの持続時間の全遅延までの）たんに部分
的に整合メモリＧにより生ぜしめられるのである
が、但し部分的には既に最後のスイツチ段の時間
位置多重スイツチにより生ぜしめられる。即ち、
それらの必要に応じて付加される付加的遅延（最
小値）の最小値の程度で生ぜしめられ、それによ
り、時分割多重線路ｅ及びｇ１／ｇ２上にてまた
接続装置ないし端子群にて生じ得る各遅延の最大
値が補償される。即ち１つのパルスフレーム期間
で一杯になる）。したがつて整合メモリＧはその
記憶容量に関して著しくわずかに設計でき、それ
により著しくコストが節減される。その記憶容量
は前述の最大値と最小値との差を橋絡し得る最大
記憶時間に対して設計しさえすればよい。

最後のスイツチ段の時間位置多重スイツチにお
いて均一に調整された遅延時間（前述の諸手段の
うち第１のものによる）はここで述べる実施例で
は異なつた形式で生じさせることができる。例え
ば、経路捜査から取出された交換データをホール
ドメモリ中へ上述の書込の際所要の遅延時間を考
慮することが可能である。サイクリツクに読出さ
れるホールドメモリ中には、時分割多重交換のた
め中間記憶される部分情報がその再送出の際当該
アドレスにしたがつて読出される作動メモリの記
憶ユニツトのアドレスが、上述の遅延時間に相応
するずれを以て書込まれる。したがつて、作動メ
モリロケーシヨンアドレスは経路捜査からそのつ
ど取出されるホールドメモリロケーシヨンにした
がつてホールドメモリのメモリロケーシヨン中に
書込まれず、連続的番号付されたホールドメモリ
ロケーシヨンを前提として、ホールドメモリロケ
ーシヨンアドレスにしたがつて書込まれる。この
アドレスは経路捜査から取出されたホールドメモ
リロケーシヨンへの、前述のずれに相応する数値
のうちの１つの加算によつて得られる。この加算
によつて、パルスフレームごとの部分情報の数
（この数は時分割多重線路上のチヤネル数に相応
する）より大である和が生じる場合、その数は得
られた和から差引かれる。このずれは部分情報に
係るのみならず、パルスフレームの始めにあるフ
レーム検出ビツトにも係る。したがつて、フレー
ム検出ビツトは前述の遅延時間だけ遅れて送信さ
れる。

これに関連して、念のため付言すべきは経路捜
査から取出される保持メモリロケーシヨンアドレ
スへの、ずれに相応する数値の加算により各パル
スフレームごとの部分情報の数より大の和が生じ
る部分情報の場合、その和から上記の各パルスフ
レームごとの部分情報の数が差引かれ、ホールド
メモリの第１メモリロケーシヨンに記憶された作
動メモリロケーシヨンアドレスにしたがつてそれ
らの部分情報の送出が行なわれる。これらの部分
情報はパルスフレームに関してその他の部分情報
に対して１フレームだけ早められている。しかし
このことは実際上重要性ではない。それというの
も１パルスフレーム内での各部分情報の順序、す
なわち個々の接続路に対するチヤネルの対応づけ
（関係）には何ら変化がないからである。

最後のスイツチ段の時間位置多重スイツチにお
いて均一に調整された所定の遅延時間（上述の各
手段のうちの第１のものによる）はここで述べた
実施例においても、先に詳細したのは異なつた形
式で、例えば作動メモリ中への部分情報の書込み
の際の相応のずれによつて生じさせることができ
る。同様に、ホールドメモリ中に記憶された情報
にしたがつて時間位置多重スイツチＺ２の作動メ
モリ中への部分情報の書込を行ない、部分情報を
サイクリツクに作動メモリから読出すことが可能
である。これに関連して、パルスフレーム境界
（端）の、本発明に属する上述のずれを生じさせ
るため、作動メモリから部分情報のサイクリツク
の読出の際そのずれに適する手段を講ずることが
可能である。

整合メモリ例えばＧに関して述べたようにスイ
ツチフレームＫの入力側、例えばＥに、複数接続
装置ないし端子群のうちの１つLTGにより受信
された部分情報をパルスフレーム的にパルスフレ
ーム境界を含めて中間記憶する整合メモリが配属
され、この整合メモリにより、それらの部分情報
を再び遅らせて送信する際の遅れ記憶時間は当該
装置内での影響及び前述の線路による影響の実際
値と最小値との差に適合可能である。このために
整合メモリＧ中に例えばシフトレジスタを設け、
この中に、部分情報をパルス検出ビツトを含めて
パルスフレームごとに書込み、相応して再び遅ら
せて読出し得る。そのために、前述の形式で記憶
時間の適合のため、時分割多重線路部分ｇ１を介
して到来する部分情報のパルスフレーム語の時間
位置と、時分割多重線路部分ｇ２を介して伝送さ
るべき部分情報のパルスフレーム語の時間位置
（すなわちスイツチフレームＫにおけるパルスフ
レーム語の時間位置）との時間差を測定し、さら
に、その時間差にしたがつて、整合メモリ中に書
込むべき部分情報をフレーム検出語を含めてシフ
トレジスタ素子に供期し、この素子はシフトレジ
スタ内容の出力に用いられるシフトレジスタに前
置接続され、その場合所要の記憶時間に相応する
個数のシフトレジスタ素子分だけ前置接続されて
いる。前述の機能の実現のため、整合メモリＧに
測定装置Ｍを設け、この測定装置により、時分割
多重線路部分ｇ１を介して受信された部分情報の
時間位置と、スイツチフレームＫにおけるパルス
フレーム境界の時間位置（これに関する情報を測
定装置ＭはスイツチフレームＫから電流路ｔを介
して受取る）との時間差を測定する。この測定結
果にしたがつて、整合メモリＧにおいて、入力記
憶制御装置ＸはシフトレジスタＸの次のようなシ
フトレジスタ素子ｘ１，ｘ２，………xn、即ち
そのつど与えられる動作条件下で上記条件が充足
されるシフトレジスタ素子例えばｘ４に調整され
る。

さらに接続装置ないし端子群LTGに整合メモ
リが設けられる。この整合メモリは伝送方向でス
イツチフレームから到来する部分情報又はそのチ
ヤネル対のそのつど他方のチヤネルを介してスイ
ツチフレームに伝送さるべき相応の部分情報がそ
の時間位置とそのパルスフレームのパルスフレー
ム境界に関して時間的に一致させるために用いら
れる。これらのメモリ及びその前に述べた整合メ
モリＧはシフトレジスタとして実現し得るほか
に、次のような作動メモリを用いて実現すること
ができる。即ちそれぞれの作動メモリ素子に対し
てそのつど行なうべき読出過程が相応の書込過程
に対して遅れて行なわれることにより、書込装置
が読出装置に対して、上記の測定結果に相応する
進みを以て、動作するようにした作動メモリを用
いて実現することができる。

【図面の簡単な説明】

図は本発明の装置の回路略図である。 Hr……ホールドメモリ、Hz１，Hz２……ホ
ールドメモリ、hz１，hz２……制御読出装置、
Ｚ１，Ｚ２……時間多重スイツチ、Ｖ１，Ｖ２…
…作動メモリ。

Claims (1)

1. 【特許請求の範囲】 １ そのつど１つのチヤネル対を介してそれぞれ
   の接続路を形成するように構成され前記チヤネル
   対の双方の単一チヤネルが、当該接続路のため一
   方及び他方の伝送方向における通信伝送に用いら
   れ、さらに、多段スイツチフレームの入力側に
   個々に接続された複数装置（LTG）を有し、該
   装置においては各々の接続路に属していてスイツ
   チフレームを介して時分割多重方式にしたがつて
   貫通接続すべき２つのチヤネルが、それぞれの伝
   送方向に伝送すべき通信情報の中間記憶により時
   間クロツクとパルスフレーム境界に関し同期関係
   を有するようにし、その同期関係をとるため、各
   装置（LTG）の当該作動メモリにおける書込み
   及び読出過程がそれぞれの部分情報の時間順序に
   関し且部分情報をサンプリングサイクルごとに包
   括するパルスフレームのパルスフレーム境界の時
   間位置に関し、一致せしめられており、さらにそ
   のような時分割多重式に貫通接続される、各１つ
   の接続路に所属する２つのチヤネルが前記複数装
   置のうちの１つからスイツチフレームを介して再
   び同一装置へ又はそれとクロツク同期及びフレー
   ム同期する、前記複数装置のうちほかの装置への
   伝送経過において遅延作用の影響下にあり、該遅
   延作用はそれぞれの部分情報の時間順序及びパル
   スフレーム境界の時間位置に係るものであり、ま
   た付加的遅延のために用いられる遅延装置を有
   し、該遅延装置を介して、各チヤネルが時分割多
   重式に貫通接続可能であり、前記の付加的遅延に
   より、１つの接続路に属するチヤネル対のうちの
   一方のチヤネルを介してスイツチフレームから前
   記装置に到来する部分情報が又は前記チヤネル対
   のうちの他方のチヤネルを介してスイツチフレー
   ムへ伝送さるべき相応の部分情報が、その時間位
   置及びそのパルスフレームのパルスフレーム境界
   の時間位置の点で時間的に一致せしめられるよう
   にして、前記の同期関係を確保するようにした回
   路装置において、最後のスイツチ段に設けられた
   時間位置多重スイツチにより、それぞれの作動メ
   モリに中間記憶された各受信された部分情報がフ
   レーム内で送出されるようにし、その場合そのフ
   レームにおける部分情報のパルスフレーム境界
   が、時間位置に関し、当該の時間位置多重スイツ
   チにて受信された部分情報のパルスフレームのパ
   ルスフレーム境界に対して遅れ（遅延）を以つて
   ずらされており該遅延時間の持続時間が、諸影響
   による遅延の可能な複数最大値の和とパルスフレ
   ーム期間との差によつて定められており、その場
   合その諸影響による遅延はスイツチフレーム出力
   側からそれぞれの装置への経路上で、及びその装
   置から当該スイツチフレーム入力側までの経路上
   での線路の影響（線路走行伝搬時間）に起因し、
   また当該装置内部での影響、例えば、外乱による
   影響に起因するものであり、さらに前記複数装置
   の１つにより受信された部分情報をパルスフレー
   ムごとにそのフレーム境界を含めて中間記憶する
   整合メモリがスイツチフレーム各入力側に配属さ
   れており前記整合メモリにより、それらの受信さ
   れた部分情報が遅れて送出される際の遅れの記憶
   時間が、当該の装置内における前記の影響及び前
   記の線路の影響の最小値と実際値との差に適合可
   能であるようにしたことを特徴とする時分割多重
   通信交換機用回路装置。 ２ 整合メモリ中にそのつど１つのシフトレジス
   タを設け、該シフトレジスタ中に、部分情報がパ
   ルスフレーム検出ビツトを含めてパルスフレーム
   ごとに書込まれ、且相応して遅れて再び読出さ
   れ、さらに、前記のように記憶時間の適合のた
   め、当該の整合メモリにて到来する部分情報のパ
   ルスフレーム検出ビツトの時間位置と、スイツチ
   フレームにおけるパルスフレーム検出ビツトの時
   間位置との時間差が測定されるようにし、さら
   に、その時間差にしたがつて、整合メモリにて書
   込まれるべき部分情報をフレーム検出ビツトを含
   めて供給されるシフトレジスタ素子はシフトレジ
   スタ内容の出力に用いられるシフトレジスタ素子
   に対して、所要の記憶時間に相応するシフトレジ
   スタ素子個数分だけ前置されているようにした特
   許請求の範囲第１項記載の回路装置。 ３ 整合メモリ中に各１つの作動メモリを設け、
   該作動メモリにおいて、書込装置が、読出装置に
   対して進みを以て動作するようにし、このような
   進みの動作を行なわせるため、各作動メモリ素子
   に対してそのつど行なうべき読出過程が相応の書
   込過程に対して遅れを以つて行なわれるように
   し、その際その遅れの大きさは、整合メモリに到
   来する部分情報のパルスフレーム検出ビツトの時
   間位置と、スイツチフレームにおけるパルスフレ
   ーム検出ビツトの時間位置との時間差である、測
   定過程により捕捉される時間差と同じ値であるよ
   うにした特許請求の範囲第１項記載の回路装置。