JPS61157037A - 複数シリアルデ−タ間のワ−ド乗換方式 - Google Patents
複数シリアルデ−タ間のワ−ド乗換方式Info
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- JPS61157037A JPS61157037A JP27538184A JP27538184A JPS61157037A JP S61157037 A JPS61157037 A JP S61157037A JP 27538184 A JP27538184 A JP 27538184A JP 27538184 A JP27538184 A JP 27538184A JP S61157037 A JPS61157037 A JP S61157037A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/04—Distributors combined with modulators or demodulators
- H04J3/047—Distributors with transistors or integrated circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、例えばＰＣＭ端局装置において、複数の同期
したシリアルデータを、簡単にワード毎に乗せ換えるよ
うにした複数シリアルデータ間のワード乗換方式に関す
るものである。
したシリアルデータを、簡単にワード毎に乗せ換えるよ
うにした複数シリアルデータ間のワード乗換方式に関す
るものである。
従来のＰＣＭ端局装置では、例えば第２図に示す如く、
それぞれ送信部（２１−１〜２ｌ−２４）と受信部（２
２−１〜２１−２４ ）を備えた複数のチャンネル臓Ｃ
ＨＩ、ＣＨ２・・・ＣＨ２４（２３−１〜２３−２４）
と、送信側チャンネルパルス出力部Ｓ ＣＰ （２４）
と受信側チャンネルパルス出力部ＲＣＰ（２５）等が設
けられる。ＰＣＭ端局装置は、 第５図（α）に示す如
く、タイムスロットＴＳＩ、ＴＳ２・・・ＴＳ２４にそ
れぞれ各チャンネル盤ＣＨＩ、ＣＨ２・・・ＣＨ２４（
２３〜１〜２３−２４）の出力データ（例えば８ビツト
）を分配し、これに識別ビット１３を付加して１フレー
ムの多重化したＰＣＭ送信データを作り送信する。ぞし
てタイムスロットＴＳＩ。
それぞれ送信部（２１−１〜２ｌ−２４）と受信部（２
２−１〜２１−２４ ）を備えた複数のチャンネル臓Ｃ
ＨＩ、ＣＨ２・・・ＣＨ２４（２３−１〜２３−２４）
と、送信側チャンネルパルス出力部Ｓ ＣＰ （２４）
と受信側チャンネルパルス出力部ＲＣＰ（２５）等が設
けられる。ＰＣＭ端局装置は、 第５図（α）に示す如
く、タイムスロットＴＳＩ、ＴＳ２・・・ＴＳ２４にそ
れぞれ各チャンネル盤ＣＨＩ、ＣＨ２・・・ＣＨ２４（
２３〜１〜２３−２４）の出力データ（例えば８ビツト
）を分配し、これに識別ビット１３を付加して１フレー
ムの多重化したＰＣＭ送信データを作り送信する。ぞし
てタイムスロットＴＳＩ。
ＴＳ２・・・に第５図（α）に示す如くチャンネル盤の
データを分配するため送信−〇チャンネルパルス出力部
５ＣＰ（２４）からチャンネルパルスＰＩ、Ｐ２・・・
をｔＶ次チャンネル盤ＣＨＩ 、 ＣＨ２−（２３−１
〜２３−２４）に送出して、このチャンネルパルスＰＩ
、Ｐ２・・・か伝達されたときチャンネル盤ＣＨ１，Ｃ
Ｈ２・・・（２３−１〜２３−２４）がデータを８ヒツ
ト出力するように構成されている。したかって最初チャ
ンネル盤ＣＨｌ （２３−１）にチャンネルパルスＰ１
か伝達されるのでこれにもとづき送信＠（２１−１）刀
Ｓ８ビットデータを出力し、次にチャンネルｄｃＨ２（
２３−２）にチャンネルパルスＰ２か伝達されるので、
これにもとづきチャンネルｍｃＨ２（２３−２）より送
信データが出力される。このようにしてチャンネルパル
スｐｉ 、ｐ２・・・Ｐ２４が順次伝達されることによ
り第５図（ｃＬ）に示す如き多重化されたＰＣＭ送信デ
ータが作成される。
データを分配するため送信−〇チャンネルパルス出力部
５ＣＰ（２４）からチャンネルパルスＰＩ、Ｐ２・・・
をｔＶ次チャンネル盤ＣＨＩ 、 ＣＨ２−（２３−１
〜２３−２４）に送出して、このチャンネルパルスＰＩ
、Ｐ２・・・か伝達されたときチャンネル盤ＣＨ１，Ｃ
Ｈ２・・・（２３−１〜２３−２４）がデータを８ヒツ
ト出力するように構成されている。したかって最初チャ
ンネル盤ＣＨｌ （２３−１）にチャンネルパルスＰ１
か伝達されるのでこれにもとづき送信＠（２１−１）刀
Ｓ８ビットデータを出力し、次にチャンネルｄｃＨ２（
２３−２）にチャンネルパルスＰ２か伝達されるので、
これにもとづきチャンネルｍｃＨ２（２３−２）より送
信データが出力される。このようにしてチャンネルパル
スｐｉ 、ｐ２・・・Ｐ２４が順次伝達されることによ
り第５図（ｃＬ）に示す如き多重化されたＰＣＭ送信デ
ータが作成される。
この多重化されたＰＣＭ信号を受信する場合も、同様に
して受信側チャンネルパルス出力部ＲＣＰ（２５）かチ
ャンネル盤ＣＨＩ−ＣＩ（２４（２３−１〜２３−２４
）に順次チャンネルパルスＰｌ 、Ｐ２・・・Ｐ２４を
伝達する。そしてこのチャンネルパルスが伝達されたチ
ャンネル盤かそのときのタイムスロットのデータを受信
するので、ＰＣＭ送信データの多重化バタンにもとづき
チャンネルパルスＰＩ 、Ｐ２・・・をその受信側のチ
ャンネル盤に伝達することにより所定の受信先ζこデー
タを分配することかできる。第５図（α）の場合には、
まずチャンネルｍＣＨ１（２３−１）にチャンネルパル
スＰｌを送出することによりタイムスロットＴＳＩのデ
ータをこのチャンネル盤ＣＨＩ （２３−１）の受信部
（２２−１）が受信することかでき、次にチャンネル盤
ＣＨ２（２３−２）にチャンネルパルスＰ２を送出する
ことによりタイムスロットＴＳ２のデータをチャンネル
盤ＣＨ２（２３−２）の受信部（２２−２）に受信する
ことかできる。このようにして受信信号を各チャンネル
盤に正しく分配することができる。
して受信側チャンネルパルス出力部ＲＣＰ（２５）かチ
ャンネル盤ＣＨＩ−ＣＩ（２４（２３−１〜２３−２４
）に順次チャンネルパルスＰｌ 、Ｐ２・・・Ｐ２４を
伝達する。そしてこのチャンネルパルスが伝達されたチ
ャンネル盤かそのときのタイムスロットのデータを受信
するので、ＰＣＭ送信データの多重化バタンにもとづき
チャンネルパルスＰＩ 、Ｐ２・・・をその受信側のチ
ャンネル盤に伝達することにより所定の受信先ζこデー
タを分配することかできる。第５図（α）の場合には、
まずチャンネルｍＣＨ１（２３−１）にチャンネルパル
スＰｌを送出することによりタイムスロットＴＳＩのデ
ータをこのチャンネル盤ＣＨＩ （２３−１）の受信部
（２２−１）が受信することかでき、次にチャンネル盤
ＣＨ２（２３−２）にチャンネルパルスＰ２を送出する
ことによりタイムスロットＴＳ２のデータをチャンネル
盤ＣＨ２（２３−２）の受信部（２２−２）に受信する
ことかできる。このようにして受信信号を各チャンネル
盤に正しく分配することができる。
ところでこのようなチャンネル盤を多数使用する場合、
例えば９６個使用するような場合、２４個を１つのダイ
・グループとして、第５図（６）に示す如く、合計４つ
のダイグループにわけ、４本のパラレルなＰＣＭ信号と
して伝送する。すなわちチャンネルｍｃＨ１〜ＣＨ２４
をダイ−グループＤＧＩ、チャンネル盤ＣＨ２５〜ＣＨ
４８をダイ・グループＤＧ２、チャンネル盤ＣＨ４”
９〜ＣＨ７２をダイ・グループＤＧ３、チャンネルｄｃ
Ｈ７３〜ＣＨ９６をダイ・グループＤＣ４とし、これら
の各データを並列に同期して伝送している。
例えば９６個使用するような場合、２４個を１つのダイ
・グループとして、第５図（６）に示す如く、合計４つ
のダイグループにわけ、４本のパラレルなＰＣＭ信号と
して伝送する。すなわちチャンネルｍｃＨ１〜ＣＨ２４
をダイ−グループＤＧＩ、チャンネル盤ＣＨ２５〜ＣＨ
４８をダイ・グループＤＧ２、チャンネル盤ＣＨ４”
９〜ＣＨ７２をダイ・グループＤＧ３、チャンネルｄｃ
Ｈ７３〜ＣＨ９６をダイ・グループＤＣ４とし、これら
の各データを並列に同期して伝送している。
ところで前記の妬き、従来のＰＣＭ端局装置では谷ダイ
Φグループ間のデータを乗せ換えることはできずチャン
ネル盤ＣＨＩ〜ＣＨ２４のデータは常にダイ・グループ
ＤＧＩ内に分配され、他のダイ−グループでもダイ・グ
ループをまたかって乗せ換えすることはできなかった。
Φグループ間のデータを乗せ換えることはできずチャン
ネル盤ＣＨＩ〜ＣＨ２４のデータは常にダイ・グループ
ＤＧＩ内に分配され、他のダイ−グループでもダイ・グ
ループをまたかって乗せ換えすることはできなかった。
もしこれを行う場合には、ハードウェアの大１−な変更
か必要となるという問題点か存在する。
か必要となるという問題点か存在する。
〔問題点を解決するための手段」
本発明は従来ダイ・グループ間をまたかってデータを来
せ換えすることができなかったという問題点を解決する
ために、本発明の複数シリアルデータ間のワード乗換方
式では、複数のチャンネル部より構成されるダイ・グル
ープを値数具備し、複数の同期したシリアルデータを扱
う装置において、データの誓替えか可能なメモリと、該
メモリのアドレスを出力するアドレス発生部と、該メモ
リにデータを書込制御する書込制御部と、このメモリよ
り読出されたデータに応じて前記複数の同期したシリア
ルデータを切換制御を行うセレクタを設けたことを特徴
とする。
せ換えすることができなかったという問題点を解決する
ために、本発明の複数シリアルデータ間のワード乗換方
式では、複数のチャンネル部より構成されるダイ・グル
ープを値数具備し、複数の同期したシリアルデータを扱
う装置において、データの誓替えか可能なメモリと、該
メモリのアドレスを出力するアドレス発生部と、該メモ
リにデータを書込制御する書込制御部と、このメモリよ
り読出されたデータに応じて前記複数の同期したシリア
ルデータを切換制御を行うセレクタを設けたことを特徴
とする。
これにより本発明では、メモリに書込むデータを変える
ことにより、ハードを特別に変更することなく、ダイ・
グループ間にまたかってデータを鷹せ換えすることがで
きる。
ことにより、ハードを特別に変更することなく、ダイ・
グループ間にまたかってデータを鷹せ換えすることがで
きる。
本発明を一笑施例にもとづき詳述するに先立ちその概略
を第１図（ｊｓ） 、 （Ｃ）にもとづき簡単に説明す
る、。 ゛ 本発明では、ＰＣＭ端局装置からデータの乗せ換え制御
かない場合には、第１図（ｂ）に示す如く、ダイ・グル
ープＤＧＩからはチャンネル盤ＣＨＩ。
を第１図（ｊｓ） 、 （Ｃ）にもとづき簡単に説明す
る、。 ゛ 本発明では、ＰＣＭ端局装置からデータの乗せ換え制御
かない場合には、第１図（ｂ）に示す如く、ダイ・グル
ープＤＧＩからはチャンネル盤ＣＨＩ。
ＣＨ２・・・ＣＨ２４のシリアル・データかタイムスロ
ツＩ−ＴＳＩ〜ＴＳ２４に分配されて送信され、ダイ−
グループＤＧ２からチャンネル盤ＣＨ２５゜ＣＨ２６・
・・ＣＨ４８のシリアル・データか送信され、ダイ−グ
ループＤＧ３からはチャンネル盤ＣＨ４９〜ＣＨ７２の
シリアル・データか送信され、ダイ・グループＤＧ４か
らはチャンネル盤ＣＨ７３〜ＣＨ９６のデータか送信さ
れる。したかって、タイムスロットＴＳＩではＣＨＩ、
ＣＨ２５ＣＨ４９、ＣＨ７３かそれぞれダイ・グループ
ＤＧｌ 、ＤＧ２ 、ＤＧ３ 、ＤＧ４の送信データと
して固定的に位置し、タイムスロットＴＳ２ではＣＨ２
，ＣＨ２６，ＣＨ３０，ＣＨ７４かこれまた同様に位置
している。本発明では、この同一タイムスロツ１におけ
るデータについてシリアルデータ列間での乗り換えを行
うものである。例えば第１図（Ｃ）に示す如＜、タイム
スロットＴＳ２に３いて、シリアルデータ列２と３との
間、のデータをワード毎で入れ替え、ＣＨ３０をシリア
ルデータ列２に、ＣＨ２６をシリアルデータ列３に乗り
換えるようにしたものである。このワード単位のデータ
の乗り換えは、ｄＸ１図（Ｃ）のタイムスロットＴ８２
４に示す如く、このタイムスロットＴＳ ２４のデータ
ブロックＣＨ２４、ＣＨ４８、ＣＨ７２゜ＣＨ９６を全
部乗り換えることもでき、その分配先はこの同一タイム
スロット内であゝれば任意に制御できる。
ツＩ−ＴＳＩ〜ＴＳ２４に分配されて送信され、ダイ−
グループＤＧ２からチャンネル盤ＣＨ２５゜ＣＨ２６・
・・ＣＨ４８のシリアル・データか送信され、ダイ−グ
ループＤＧ３からはチャンネル盤ＣＨ４９〜ＣＨ７２の
シリアル・データか送信され、ダイ・グループＤＧ４か
らはチャンネル盤ＣＨ７３〜ＣＨ９６のデータか送信さ
れる。したかって、タイムスロットＴＳＩではＣＨＩ、
ＣＨ２５ＣＨ４９、ＣＨ７３かそれぞれダイ・グループ
ＤＧｌ 、ＤＧ２ 、ＤＧ３ 、ＤＧ４の送信データと
して固定的に位置し、タイムスロットＴＳ２ではＣＨ２
，ＣＨ２６，ＣＨ３０，ＣＨ７４かこれまた同様に位置
している。本発明では、この同一タイムスロツ１におけ
るデータについてシリアルデータ列間での乗り換えを行
うものである。例えば第１図（Ｃ）に示す如＜、タイム
スロットＴＳ２に３いて、シリアルデータ列２と３との
間、のデータをワード毎で入れ替え、ＣＨ３０をシリア
ルデータ列２に、ＣＨ２６をシリアルデータ列３に乗り
換えるようにしたものである。このワード単位のデータ
の乗り換えは、ｄＸ１図（Ｃ）のタイムスロットＴ８２
４に示す如く、このタイムスロットＴＳ ２４のデータ
ブロックＣＨ２４、ＣＨ４８、ＣＨ７２゜ＣＨ９６を全
部乗り換えることもでき、その分配先はこの同一タイム
スロット内であゝれば任意に制御できる。
次に本発明の一実施例を第１図にもとづき、地図を参照
しつつ説明する。
しつつ説明する。
第１図は本発明をＰＣＭ−次群端局装置に通用した場合
の一実施例構成図である。
の一実施例構成図である。
第１図において、１は送信側乗換セレクタであってダイ
・グループＤＧＩ〜ＤＧ４（６−１〜６−４）から送出
された同一タイムスロットのデータを後述する制御信号
にもとづき乗換制御を行うもの、２は送信側乗換セレク
タ制御変換部であって前記送信側乗換セレクタ１を制御
する制御信号をメモリ部３の出力する制御データにもと
づき発生する ′もの、３はメモリ部であって送信
側乗換セレクタ１を制御するための゛１ｆｌＪｉｌデー
タか記入されるものである。なお、このメモリ部３は本
発明の特徴的なものであるのでその動作について後で詳
述する。
・グループＤＧＩ〜ＤＧ４（６−１〜６−４）から送出
された同一タイムスロットのデータを後述する制御信号
にもとづき乗換制御を行うもの、２は送信側乗換セレク
タ制御変換部であって前記送信側乗換セレクタ１を制御
する制御信号をメモリ部３の出力する制御データにもと
づき発生する ′もの、３はメモリ部であって送信
側乗換セレクタ１を制御するための゛１ｆｌＪｉｌデー
タか記入されるものである。なお、このメモリ部３は本
発明の特徴的なものであるのでその動作について後で詳
述する。
４は時間順序アドレス発生部であってメモリ部３をアク
セスするためのアドレスを順次出力するもの、５は同期
多重化部であって多重化するための送信タイミングの基
準となる信号の発生など各種制御を行うもの、７は受信
側乗換セレクタで受信信号をダイ・グループＤＧＩ〜Ｄ
Ｇ４（６−１〜６−４）のいずれかに乗換制御を行うも
の、８は受信側乗換セレクタ制御変換部であって前記受
信側乗換セレクタ７を制御する制御信号をメモリ部９の
出力する制御データにもとづき発生するもの、１０は時
間順序アドレス発生部であってメモＩＪ ｍ９をアクセ
スするためのアドレスを１１１次出力するもの、１１は
同期分離化部であって多重化されたデータからフレーム
同期を確立して受信タイミングの基準となる信号を発生
するなど各種制御を行うもの、１２は書込制御部であっ
てメモリ部３またはメモリ＠７に対して制御データを書
込むための各種制御卸を行うものであり、同一アドレス
で出力される制御データを変更することかできるもので
ある。
セスするためのアドレスを順次出力するもの、５は同期
多重化部であって多重化するための送信タイミングの基
準となる信号の発生など各種制御を行うもの、７は受信
側乗換セレクタで受信信号をダイ・グループＤＧＩ〜Ｄ
Ｇ４（６−１〜６−４）のいずれかに乗換制御を行うも
の、８は受信側乗換セレクタ制御変換部であって前記受
信側乗換セレクタ７を制御する制御信号をメモリ部９の
出力する制御データにもとづき発生するもの、１０は時
間順序アドレス発生部であってメモＩＪ ｍ９をアクセ
スするためのアドレスを１１１次出力するもの、１１は
同期分離化部であって多重化されたデータからフレーム
同期を確立して受信タイミングの基準となる信号を発生
するなど各種制御を行うもの、１２は書込制御部であっ
てメモリ部３またはメモリ＠７に対して制御データを書
込むための各種制御卸を行うものであり、同一アドレス
で出力される制御データを変更することかできるもので
ある。
次に本発明の特徴的なメモリ部３について説明する。
メモリ部３には送信側乗換セレクタ制御変換部２により
解読され送信側乗換セレクタ゛１を切換制御するための
切換データを送出する制御データが記入される。この制
御データは、例えば第３図に示す如く、１０進で１のと
き送信側乗換セレクタ１の入力側ラインＬ１が出力側ラ
インｔ１と接続し、Ｌ２がｔ２と接続し、Ｌ５が６３と
接続し、Ｌ４がｔ４と接続するような切換データを送信
側乗換セレクタ制御変換部２か発生し、１０進で２のと
きＬｌかｔｌと、Ｌ２かｔ３と、Ｌ３がｔ２と、Ｌ４が
ｔ４と接続する。つまりラインＬ２とＬ３が入れ替るよ
うな切換データを発生し、１０進で３のときＬｌかｔｌ
と、Ｌ２かｔ２と、Ｌ５かｔ４と、Ｌ４かｔ３と接続す
る、つまりラインＬ３とＬ４か入れ替るような切換デー
タを発生し、１０進で１５のときＬｌがｔ３と、Ｌ２が
ｔｌと、Ｌ３かｔ４と、Ｌ４かｔ２と接続するような切
換データを発生する。なおメモリ部３は、クリえは５ビ
ツトのアドレスでアクセスされるので３２通りの制御デ
ータを記憶することができる。第３図で制御データ４〜
１４．１６・・・にもとづくセレクタ動作は、適宜選足
できるものであり、これ以上の説明は省略する。したか
ってどのような状態で乗換制御を行うのかということに
もとづきメモリ部３のデータを書込制御部１３にて適宜
書込むことにより所定の乗換制御か可能となる。
解読され送信側乗換セレクタ゛１を切換制御するための
切換データを送出する制御データが記入される。この制
御データは、例えば第３図に示す如く、１０進で１のと
き送信側乗換セレクタ１の入力側ラインＬ１が出力側ラ
インｔ１と接続し、Ｌ２がｔ２と接続し、Ｌ５が６３と
接続し、Ｌ４がｔ４と接続するような切換データを送信
側乗換セレクタ制御変換部２か発生し、１０進で２のと
きＬｌかｔｌと、Ｌ２かｔ３と、Ｌ３がｔ２と、Ｌ４が
ｔ４と接続する。つまりラインＬ２とＬ３が入れ替るよ
うな切換データを発生し、１０進で３のときＬｌかｔｌ
と、Ｌ２かｔ２と、Ｌ５かｔ４と、Ｌ４かｔ３と接続す
る、つまりラインＬ３とＬ４か入れ替るような切換デー
タを発生し、１０進で１５のときＬｌがｔ３と、Ｌ２が
ｔｌと、Ｌ３かｔ４と、Ｌ４かｔ２と接続するような切
換データを発生する。なおメモリ部３は、クリえは５ビ
ツトのアドレスでアクセスされるので３２通りの制御デ
ータを記憶することができる。第３図で制御データ４〜
１４．１６・・・にもとづくセレクタ動作は、適宜選足
できるものであり、これ以上の説明は省略する。したか
ってどのような状態で乗換制御を行うのかということに
もとづきメモリ部３のデータを書込制御部１３にて適宜
書込むことにより所定の乗換制御か可能となる。
受信の場合はこれと全く逆の動作を行わせればよい。例
えばメモリ部９の制御データが１０進で１のきき受信側
乗換セレクタ７の入力側ラインｔ１′が出力側ラインＬ
１′と接続し、ｔ ２１かＬ１２と、ｔ３′がＬ ３／
と、１４／がＬ１２とそれぞれ接続するような切換デー
タを受信側乗換セレクタ制御変換部８か発生し、１０進
で２のときｔ １７カ、 Ｌ １／と、ｔ２′かＬ 、
Ｊと、１ 、／かＬ１２と、１４／かＬ１２と接続する
ような切換データを発生し、１０進で３のとさｔ １Ｌ
かＬ 、／と、ｔ２′かＬ１２と、１５／かＬ１２と、
１４／がＬ ３／とＭｇするような切換データを発生す
れはよい。勿す浦どのように米り換えるかはその目的に
より異なるものであり、それに応じた制御データが６込
制御部１３により適宜選択的に書込まれることになる。
えばメモリ部９の制御データが１０進で１のきき受信側
乗換セレクタ７の入力側ラインｔ１′が出力側ラインＬ
１′と接続し、ｔ ２１かＬ１２と、ｔ３′がＬ ３／
と、１４／がＬ１２とそれぞれ接続するような切換デー
タを受信側乗換セレクタ制御変換部８か発生し、１０進
で２のときｔ １７カ、 Ｌ １／と、ｔ２′かＬ 、
Ｊと、１ 、／かＬ１２と、１４／かＬ１２と接続する
ような切換データを発生し、１０進で３のとさｔ １Ｌ
かＬ 、／と、ｔ２′かＬ１２と、１５／かＬ１２と、
１４／がＬ ３／とＭｇするような切換データを発生す
れはよい。勿す浦どのように米り換えるかはその目的に
より異なるものであり、それに応じた制御データが６込
制御部１３により適宜選択的に書込まれることになる。
本発明の動作について説明する。
（１） シリアルデータ間のワード毎乗換を行わない
場合 この場合はメモリ部３に対してすべてのアドレスに１０
進で１を書込んでおく。したがって時間順序アドレス発
生部４かアドレス１．２・・・２４を出力してもメモリ
部３からは常に制御データ１が読出され、この結果送信
側来遊セレクタ制御変換部２から出力される切換データ
によりＬ１→ｔ１゜Ｌ２→ｔ２．Ｌ５→ｔ３ 、Ｌ４→
ｔ４という接続か継続して行われることになる。そのた
め各シリアルデータ列間において乗換えの行われないデ
ータ、つまり第１図（ｂ）に示す如き、同期系ｆｌ数シ
リアルデータか出力される。
場合 この場合はメモリ部３に対してすべてのアドレスに１０
進で１を書込んでおく。したがって時間順序アドレス発
生部４かアドレス１．２・・・２４を出力してもメモリ
部３からは常に制御データ１が読出され、この結果送信
側来遊セレクタ制御変換部２から出力される切換データ
によりＬ１→ｔ１゜Ｌ２→ｔ２．Ｌ５→ｔ３ 、Ｌ４→
ｔ４という接続か継続して行われることになる。そのた
め各シリアルデータ列間において乗換えの行われないデ
ータ、つまり第１図（ｂ）に示す如き、同期系ｆｌ数シ
リアルデータか出力される。
（２） シリアルデータ間のワード毎に乗換を行う場
合、この場合、メモリ部３のアドレスに１０進で１へ を、アドレス２に１０進で２を、・・・・・・アドレス
２４に１０進で１５を記入して３く。したかって時間順
序アドレス発生部４よりアドレス１．２・・・２４を＋
１＠次出力すれば、これに応じて制御データ１．２・・
・１５が順次読出される。そして制御データ１のとき、
Ｌ１→ｔ１ 、Ｌ２→ｔ２＋Ｌｒｓ→１５ ＋Ｌ４→ｔ
４七いう接続が行われるか、制御データ２のときＬ１→
ｔ１＋Ｌ２→ｔ５．Ｌ５→ｔ２ 。
合、この場合、メモリ部３のアドレスに１０進で１へ を、アドレス２に１０進で２を、・・・・・・アドレス
２４に１０進で１５を記入して３く。したかって時間順
序アドレス発生部４よりアドレス１．２・・・２４を＋
１＠次出力すれば、これに応じて制御データ１．２・・
・１５が順次読出される。そして制御データ１のとき、
Ｌ１→ｔ１ 、Ｌ２→ｔ２＋Ｌｒｓ→１５ ＋Ｌ４→ｔ
４七いう接続が行われるか、制御データ２のときＬ１→
ｔ１＋Ｌ２→ｔ５．Ｌ５→ｔ２ 。
Ｌ４→ｔ４という接続が行われて第１図（ｃ）における
タイムスロットＴ８２の如くシリアルデータより２と３
の１ワードのデータが乗換る。また制御データ１５のと
き、Ｌ１→ｔ ５ ＋ Ｌ ２→ｔ１．Ｌ５→ｔ４．
Ｌ４→ｔ２という接続が行われ、第１図（Ｃ）のタイム
スロットＴＳ２４の如り、各シリアルデータ列の各ワー
ドが乗換るものとなる。この乗換り状態は１列にすぎず
、制御データと、切換データの関係をあらかじめ適宜選
択することと、畜込１１１Ｊ １１１４１部１３により
メモリ部３に制御データを畜込むことにより、谷タイム
スロット毎に、またはフレーム毎に適宜シリアルデータ
の乗換を行うことができる。
タイムスロットＴ８２の如くシリアルデータより２と３
の１ワードのデータが乗換る。また制御データ１５のと
き、Ｌ１→ｔ ５ ＋ Ｌ ２→ｔ１．Ｌ５→ｔ４．
Ｌ４→ｔ２という接続が行われ、第１図（Ｃ）のタイム
スロットＴＳ２４の如り、各シリアルデータ列の各ワー
ドが乗換るものとなる。この乗換り状態は１列にすぎず
、制御データと、切換データの関係をあらかじめ適宜選
択することと、畜込１１１Ｊ １１１４１部１３により
メモリ部３に制御データを畜込むことにより、谷タイム
スロット毎に、またはフレーム毎に適宜シリアルデータ
の乗換を行うことができる。
ところで、前記の例は各シリアルデータ列間におけるデ
ータの乗換え制御について説明したか、不特許出願人が
別に特゛許出願したように、谷ダイ・グループを第４図
（α）に示す如く、構成することによりシリアルデータ
列内における多重化順位の変更もできる。すなわち、送
信側チャンネルパルス変換部２０．メモリ部４１．時間
順序アドレス発生部４２により送信側チャンネルパルス
の発生順序をメモリ部４１に記入したデータにより変更
制御ｒる。例えばメモリ部４１より１０進で１が出力さ
れたときチャンネルパルス発生順位をＰｌ ＋Ｐ２・・
・Ｐ２４と数字順に定めておけば、このチャンネルパル
スを第２図に示すチャンネル盤ＣＨＩ。
ータの乗換え制御について説明したか、不特許出願人が
別に特゛許出願したように、谷ダイ・グループを第４図
（α）に示す如く、構成することによりシリアルデータ
列内における多重化順位の変更もできる。すなわち、送
信側チャンネルパルス変換部２０．メモリ部４１．時間
順序アドレス発生部４２により送信側チャンネルパルス
の発生順序をメモリ部４１に記入したデータにより変更
制御ｒる。例えばメモリ部４１より１０進で１が出力さ
れたときチャンネルパルス発生順位をＰｌ ＋Ｐ２・・
・Ｐ２４と数字順に定めておけば、このチャンネルパル
スを第２図に示すチャンネル盤ＣＨＩ。
ＣＨ２・・・ＣＨ２４（２３−１〜２３−２４）に順次
伝達することにより第４図（ｂ）の左側に示す順序のシ
リアルデータ列か得られる。しかしメモリ部４１より１
０進で２が出力されたとき、送信側チャンネルパルス変
換＠４０がＰＩ 、Ｐ３．Ｐ２．Ｐ４・・・Ｐ２４のノ
１頂でチャンネルパルスを出力すれは、チャンネル盤Ｃ
ＨＩ 、ＣＨ３、ＣＨ２・・・ＣＨ２４というノー序で
送信データか出力して多重化されるので、第４図（Ａ）
の右側に示す＋１０ ｔ４のシリアルデータ列か侍られ
ることになる。このようにメモリ部４１のデータと送信
側チャンネルパルス変侯部とのチャンネルパルス発生状
態をあらかじめ複数設定しておき、書込制御部４１によ
り、メモリ部４１にデータを適宜書込むことにより、シ
リアルデータ列の順位を適宜変更できる。
伝達することにより第４図（ｂ）の左側に示す順序のシ
リアルデータ列か得られる。しかしメモリ部４１より１
０進で２が出力されたとき、送信側チャンネルパルス変
換＠４０がＰＩ 、Ｐ３．Ｐ２．Ｐ４・・・Ｐ２４のノ
１頂でチャンネルパルスを出力すれは、チャンネル盤Ｃ
ＨＩ 、ＣＨ３、ＣＨ２・・・ＣＨ２４というノー序で
送信データか出力して多重化されるので、第４図（Ａ）
の右側に示す＋１０ ｔ４のシリアルデータ列か侍られ
ることになる。このようにメモリ部４１のデータと送信
側チャンネルパルス変侯部とのチャンネルパルス発生状
態をあらかじめ複数設定しておき、書込制御部４１によ
り、メモリ部４１にデータを適宜書込むことにより、シ
リアルデータ列の順位を適宜変更できる。
それ改、この第４図の如き制御回路を、第１図（α）の
各ダイ・グループＤＧＩ〜ＤＧ４（６−１〜６−４）に
設けることにより、シリアルデータ列間のみでなく、シ
リアルデータ列内でのワードの位置制御か可能となる。
各ダイ・グループＤＧＩ〜ＤＧ４（６−１〜６−４）に
設けることにより、シリアルデータ列間のみでなく、シ
リアルデータ列内でのワードの位置制御か可能となる。
なお前記説明では、各ダイーグループカ１２４のチャン
ネル盤で構成された列について、またメモリ部のアドレ
スや出力データが５ビツトの例について説明したか、勿
論本発明はこれらに限定されるものではない。
ネル盤で構成された列について、またメモリ部のアドレ
スや出力データが５ビツトの例について説明したか、勿
論本発明はこれらに限定されるものではない。
本発明によれば、４ｊ１．数の同期したシリアルデータ
を、ワード毎に乗せ換えることを、特別な／’％ −ド
の変更を行うことなく、メモリにデータを書込むことに
より行うことかできる。それ故メモリ部の内容を舊替え
ることにより、複数のシリアルデータのワード毎乗せ換
え制御をきわめて容易に行うことかでき、しかも乗り侠
えの組合せを任意ｌこ指定変更することができる。
を、ワード毎に乗せ換えることを、特別な／’％ −ド
の変更を行うことなく、メモリにデータを書込むことに
より行うことかできる。それ故メモリ部の内容を舊替え
ることにより、複数のシリアルデータのワード毎乗せ換
え制御をきわめて容易に行うことかでき、しかも乗り侠
えの組合せを任意ｌこ指定変更することができる。
第１図（α）は本発明の一実施構成図、同Ｃｂ） 、
（Ｃ）はその動作説明図、第２図は第１図（α）におけ
るダイ・グループの詳細図、第３図は制御データとセレ
クタ動作状態の１例、第４図はダイ・グループの他の構
成例、第５図は従来の動作説明図である。 図中、１は送信側乗換セレクタ、２は送信側乗換セレク
タ制御変換部、３はメモリ部、４は時間順序アドレス発
生部、５は同期多重化部、６−１〜６−４はダイ・グル
ープ、７は受信側乗換セレクタ、８は受信側乗換セレク
タ制御変侠部、９はメモリ部、１０は時間順序アドレス
発生部、１１は同期分離化部、１２は書込制御部を示す
。
（Ｃ）はその動作説明図、第２図は第１図（α）におけ
るダイ・グループの詳細図、第３図は制御データとセレ
クタ動作状態の１例、第４図はダイ・グループの他の構
成例、第５図は従来の動作説明図である。 図中、１は送信側乗換セレクタ、２は送信側乗換セレク
タ制御変換部、３はメモリ部、４は時間順序アドレス発
生部、５は同期多重化部、６−１〜６−４はダイ・グル
ープ、７は受信側乗換セレクタ、８は受信側乗換セレク
タ制御変侠部、９はメモリ部、１０は時間順序アドレス
発生部、１１は同期分離化部、１２は書込制御部を示す
。
Claims (1)
- 複数のチャンネル部より構成されるグループを複数具備
し、複数の同期したシリアルデータを扱う装置において
、データの書替えが可能なメモリと、該メモリのアドレ
スを出力するアドレス発生部と、該メモリにデータを書
込制御する書込制御部と、このメモリより読出されたデ
ータに応じて前記複数の同期したシリアルデータを切換
制御を行うセレクタを設けたことを特徴とする複数シリ
アルデータ間のワード乗換方式。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27538184A JPS61157037A (ja) | 1984-12-28 | 1984-12-28 | 複数シリアルデ−タ間のワ−ド乗換方式 |
| CA000498505A CA1255018A (en) | 1984-12-27 | 1985-12-23 | System for controlling a change of sequence order of channel data |
| EP85116619A EP0186912B1 (en) | 1984-12-27 | 1985-12-27 | System for controlling a change of sequence order of channel data |
| DE8585116619T DE3585827D1 (de) | 1984-12-27 | 1985-12-27 | System zur steuerung einer aenderung der reihenfolge von kanaldaten. |
| US06/813,851 US4740959A (en) | 1984-12-27 | 1985-12-27 | System for controlling a change of sequence order of channel data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27538184A JPS61157037A (ja) | 1984-12-28 | 1984-12-28 | 複数シリアルデ−タ間のワ−ド乗換方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61157037A true JPS61157037A (ja) | 1986-07-16 |
Family
ID=17554694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27538184A Pending JPS61157037A (ja) | 1984-12-27 | 1984-12-28 | 複数シリアルデ−タ間のワ−ド乗換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61157037A (ja) |
-
1984
- 1984-12-28 JP JP27538184A patent/JPS61157037A/ja active Pending
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