JPH05316070A - データ列変換回路 - Google Patents
データ列変換回路Info
- Publication number
- JPH05316070A JPH05316070A JP11434392A JP11434392A JPH05316070A JP H05316070 A JPH05316070 A JP H05316070A JP 11434392 A JP11434392 A JP 11434392A JP 11434392 A JP11434392 A JP 11434392A JP H05316070 A JPH05316070 A JP H05316070A
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- Japan
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- circuit
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- channels
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Abstract
(57)【要約】 （修正有）
【目的】単純な回路構成でフレーム内の任意のチャネル
について並び変えを行うことを可能にする。 【構成】独立した入出力ポートをＭ本持ち、入力される
ポートに対応する出力ポートを隣りの入力ポートに順に
もどして接続し、チャネル単位にデータを連続して遅延
させることで、隣どうしのデータ列が１チャネルずつ遅
延した信号列を作り出す第１の記憶回路１と、独立した
入出力ポートをＭ本持ち、前記信号列の１チャネル（Ｍ
本）を書き込み、１フレーム内でＭ回同じデータを読み
出し、１フレーム内にＭ個の同じチャネルデータを並べ
てＭ本出力する第２の記憶回路２と、Ｍ本の出力データ
のうち１フレーム毎のチャネル単位に１本を選択するた
めの選択回路３と、各回路を制御するために入力データ
信号列に同期したクロックとフレームパルスにより制御
信号を作り出すタイミング信号発生器４とを有する。
について並び変えを行うことを可能にする。 【構成】独立した入出力ポートをＭ本持ち、入力される
ポートに対応する出力ポートを隣りの入力ポートに順に
もどして接続し、チャネル単位にデータを連続して遅延
させることで、隣どうしのデータ列が１チャネルずつ遅
延した信号列を作り出す第１の記憶回路１と、独立した
入出力ポートをＭ本持ち、前記信号列の１チャネル（Ｍ
本）を書き込み、１フレーム内でＭ回同じデータを読み
出し、１フレーム内にＭ個の同じチャネルデータを並べ
てＭ本出力する第２の記憶回路２と、Ｍ本の出力データ
のうち１フレーム毎のチャネル単位に１本を選択するた
めの選択回路３と、各回路を制御するために入力データ
信号列に同期したクロックとフレームパルスにより制御
信号を作り出すタイミング信号発生器４とを有する。
Description
【０００１】
【産業上の利用分野】本発明はデータ列変換回路に関
し、特にディジタル伝送網における信号多重化装置にお
いて、チャネル単位の多重化信号の並べ変えを行う場合
に有効なデータ列変換回路に関する。
し、特にディジタル伝送網における信号多重化装置にお
いて、チャネル単位の多重化信号の並べ変えを行う場合
に有効なデータ列変換回路に関する。
【０００２】
【従来の技術】従来、この種のディジタル伝送信号のデ
ータ列変換回路は、１フレーム内にＮビット（Ｎは任意
の正の整数）のチャネル単位に多重化された信号列につ
いて、チャネル単位に信号の並べ変えを行う場合に、図
４に示されるように、シリアルに転送されてきたディジ
タルデータ入力信号列２１は、シリアルパラレル変換器
１４に入力され、Ｎビットのパラレル信号に変換され
る。次にこのパラレル信号１０１は選択回路（セレク
タ）１２に入力され、１フレーム毎に２つの記憶回路
（メモリ）１０，１１のいずれかに入力される。記憶回
路（メモリ）１０，１１は、一方が書き込み動作のとき
他方は読みだし動作を行っており、それぞれに対応して
書き込みのアドレスカウンタ５と読みだしのアドレスカ
ウンタ６を選択回路（セレクタ）７，８を通して記憶回
路１０，１１のアドレス入力に接続されている。フレー
ム毎の選択回路７，８，１２，１３と記憶回路１０，１
１の切り替え動作は、外部から入力されるセレクト信号
（１フレーム毎に“ハイ”、“ロウ”が入力される）に
よって行われる。読みだしのアドレスカウンタ６によっ
てセレクタ８により選択された記憶回路から読み出され
たＮビットのパラレルデータは、パラレルシリアル変換
器１５によって、シリアルのデータ出力信号列２２に変
換され外部に出力される。
ータ列変換回路は、１フレーム内にＮビット（Ｎは任意
の正の整数）のチャネル単位に多重化された信号列につ
いて、チャネル単位に信号の並べ変えを行う場合に、図
４に示されるように、シリアルに転送されてきたディジ
タルデータ入力信号列２１は、シリアルパラレル変換器
１４に入力され、Ｎビットのパラレル信号に変換され
る。次にこのパラレル信号１０１は選択回路（セレク
タ）１２に入力され、１フレーム毎に２つの記憶回路
（メモリ）１０，１１のいずれかに入力される。記憶回
路（メモリ）１０，１１は、一方が書き込み動作のとき
他方は読みだし動作を行っており、それぞれに対応して
書き込みのアドレスカウンタ５と読みだしのアドレスカ
ウンタ６を選択回路（セレクタ）７，８を通して記憶回
路１０，１１のアドレス入力に接続されている。フレー
ム毎の選択回路７，８，１２，１３と記憶回路１０，１
１の切り替え動作は、外部から入力されるセレクト信号
（１フレーム毎に“ハイ”、“ロウ”が入力される）に
よって行われる。読みだしのアドレスカウンタ６によっ
てセレクタ８により選択された記憶回路から読み出され
たＮビットのパラレルデータは、パラレルシリアル変換
器１５によって、シリアルのデータ出力信号列２２に変
換され外部に出力される。
【０００３】
【発明が解決しようとする課題】上述した従来のデータ
列変換回路では、チャネル単位のデータの並べ変えを行
う場合に、記憶回路に格納されたデータを読みだし用の
アドレスカウンタのアドレス値に従って出力している。
そのためにデータの並べ変えを変えるたびに、読みだし
用のアドレスカウンタを構成しなおさなくてはならない
し、データの並べ変え方が複雑になればなるほど回路構
成が複雑になってしまうという欠点がある。
列変換回路では、チャネル単位のデータの並べ変えを行
う場合に、記憶回路に格納されたデータを読みだし用の
アドレスカウンタのアドレス値に従って出力している。
そのためにデータの並べ変えを変えるたびに、読みだし
用のアドレスカウンタを構成しなおさなくてはならない
し、データの並べ変え方が複雑になればなるほど回路構
成が複雑になってしまうという欠点がある。
【０００４】
【課題を解決するための手段】本発明のデータ列変換回
路では、Ｎビット（Ｎは正の整数）のチャネル単位に１
フレーム内にＭ個（Ｍは正の整数）の多重化されたデー
タ信号列をチャネル単位に並べ変えを行うデータ列変換
回路において、独立した入出力ポートをＭ本持ち、入力
されるポートに対応する出力ポートを隣りの入力ポート
に順にもどして接続し、チャネル単位にデータを連続し
て遅延させることで、隣どうしのデータ列が１チャネル
ずつ遅延した信号列を作り出す第１の記憶回路と、独立
した入出力ポートをＭ本持ち、前記信号列の１チャネル
（Ｍ本）を書き込み、１フレーム内でＭ回同じデータを
読み出し、１フレーム内にＭ個の同じチャネルデータを
並べてＭ本出力する第２の記憶回路と、前記Ｍ本の出力
データのうち１フレーム毎のチャネル単位に１本を選択
するための選択回路と、前記第１および第２の記憶回路
と選択回路を制御するために入力データ信号列に同期し
たクロックとフレームパルスにより制御信号を作り出す
タイミング信号発生器とを有する。
路では、Ｎビット（Ｎは正の整数）のチャネル単位に１
フレーム内にＭ個（Ｍは正の整数）の多重化されたデー
タ信号列をチャネル単位に並べ変えを行うデータ列変換
回路において、独立した入出力ポートをＭ本持ち、入力
されるポートに対応する出力ポートを隣りの入力ポート
に順にもどして接続し、チャネル単位にデータを連続し
て遅延させることで、隣どうしのデータ列が１チャネル
ずつ遅延した信号列を作り出す第１の記憶回路と、独立
した入出力ポートをＭ本持ち、前記信号列の１チャネル
（Ｍ本）を書き込み、１フレーム内でＭ回同じデータを
読み出し、１フレーム内にＭ個の同じチャネルデータを
並べてＭ本出力する第２の記憶回路と、前記Ｍ本の出力
データのうち１フレーム毎のチャネル単位に１本を選択
するための選択回路と、前記第１および第２の記憶回路
と選択回路を制御するために入力データ信号列に同期し
たクロックとフレームパルスにより制御信号を作り出す
タイミング信号発生器とを有する。
【０００５】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例の系統図、図２は本実施例
の並べ換えを行った入出力データ信号の状態を示すフレ
ームフォーマット図、図３は内部の動作タイミング図で
ある。
る。図１は本発明の一実施例の系統図、図２は本実施例
の並べ換えを行った入出力データ信号の状態を示すフレ
ームフォーマット図、図３は内部の動作タイミング図で
ある。
【０００６】今、図２の入出力信号列に示されるよう
に、入力信号列が１フレームのなかにＮビット（Ｎ：任
意の正の整数）のチャネルが１，２，３〜Ｍ個（Ｍ：任
意の正の整数）まで多重化された信号列が入力され、こ
の入力信号列を図２下側のようにチャネル単位に並び変
える場合を考える。図１において、入力された信号列Ｓ
Ｉは、記憶回路１に入力される。ここで記憶回路１は一
般にＦＩＦＯと呼ばれ、独立した入出力ポートを複数本
有し、それぞれのクロック、タイミング信号入力に従っ
て、記憶回路１への書き込み、読みだし動作を独立に行
えるものである。今、図１に示すこの記憶回路１はデー
タ列ＳＩに同期したクロックを入出力ポートと同じもの
を入力する。また、ＳＩに同期したクロックとＳＩのフ
レームの先頭と同期したフレーム信号を記憶回路１に入
力することにより、データ列ＳＩに同期した任意のタイ
ミング信号を発生するタイミング信号発生回路４から出
力された１チャネル分ずれたタイミング信号を先の記憶
回路１のタイミング入力端子に入力する。これよりデー
タの入出力ポートを図１のように出力ポートを新たな入
力ポートに接続することにより、記憶回路１のＮ本の出
力ポートには、図３のＳ１１〜ＳＮ１に示されるよう
に、１チャネルずつ遅延したデータ列が出力される。
に、入力信号列が１フレームのなかにＮビット（Ｎ：任
意の正の整数）のチャネルが１，２，３〜Ｍ個（Ｍ：任
意の正の整数）まで多重化された信号列が入力され、こ
の入力信号列を図２下側のようにチャネル単位に並び変
える場合を考える。図１において、入力された信号列Ｓ
Ｉは、記憶回路１に入力される。ここで記憶回路１は一
般にＦＩＦＯと呼ばれ、独立した入出力ポートを複数本
有し、それぞれのクロック、タイミング信号入力に従っ
て、記憶回路１への書き込み、読みだし動作を独立に行
えるものである。今、図１に示すこの記憶回路１はデー
タ列ＳＩに同期したクロックを入出力ポートと同じもの
を入力する。また、ＳＩに同期したクロックとＳＩのフ
レームの先頭と同期したフレーム信号を記憶回路１に入
力することにより、データ列ＳＩに同期した任意のタイ
ミング信号を発生するタイミング信号発生回路４から出
力された１チャネル分ずれたタイミング信号を先の記憶
回路１のタイミング入力端子に入力する。これよりデー
タの入出力ポートを図１のように出力ポートを新たな入
力ポートに接続することにより、記憶回路１のＮ本の出
力ポートには、図３のＳ１１〜ＳＮ１に示されるよう
に、１チャネルずつ遅延したデータ列が出力される。
【０００７】このＮ本のデータ列Ｓ１１〜ＳＮ１は、図
３にあるようにＳ１１のデータ列がＭ番目のチャネルを
出力している時、ＳＮ１から順に１フレーム内のＭ個の
順次隣接しているチャネルデータが同位相で展開してい
ることがわかる。次に記憶回路１のＮ本の出力を記憶回
路２のＮ本の入力端子に入力する。記憶回路２も、記憶
回路１と同じ構造をもち、Ｓ１１〜ＳＮ１のデータ列
を、ＳＮ１の１番目のチャネルの先頭ビットから順に、
隣接しているチャネルデータを記憶回路２にデータを書
き込む。記憶回路２からは図３のＳ１２〜ＳＮ２のデー
タ列が出力される。次にＳ１２〜ＳＮ２のデータ列は、
図３にあるようにＳＮ２はＳＩの１番目のチャネルと同
一のものが１フレーム周期で出力され、以降順にＳ１２
〜ＳＮ２までＭ番目のチャネルのデータが１フレーム周
期で出力される。これは記憶回路２が書き込み用とし
て、ＳＮ１データ列の１番目のチャネルの先頭に同期し
た１フレーム周期の信号を入力することにより、Ｎ本の
データ列が１フレーム単位で書き込まれ、読みだし用と
してチャネル周期の信号を入力することにより、書き込
まれた先頭のチャネルのみが１フレームごとにＭ回読み
出されることにより実現できる。
３にあるようにＳ１１のデータ列がＭ番目のチャネルを
出力している時、ＳＮ１から順に１フレーム内のＭ個の
順次隣接しているチャネルデータが同位相で展開してい
ることがわかる。次に記憶回路１のＮ本の出力を記憶回
路２のＮ本の入力端子に入力する。記憶回路２も、記憶
回路１と同じ構造をもち、Ｓ１１〜ＳＮ１のデータ列
を、ＳＮ１の１番目のチャネルの先頭ビットから順に、
隣接しているチャネルデータを記憶回路２にデータを書
き込む。記憶回路２からは図３のＳ１２〜ＳＮ２のデー
タ列が出力される。次にＳ１２〜ＳＮ２のデータ列は、
図３にあるようにＳＮ２はＳＩの１番目のチャネルと同
一のものが１フレーム周期で出力され、以降順にＳ１２
〜ＳＮ２までＭ番目のチャネルのデータが１フレーム周
期で出力される。これは記憶回路２が書き込み用とし
て、ＳＮ１データ列の１番目のチャネルの先頭に同期し
た１フレーム周期の信号を入力することにより、Ｎ本の
データ列が１フレーム単位で書き込まれ、読みだし用と
してチャネル周期の信号を入力することにより、書き込
まれた先頭のチャネルのみが１フレームごとにＭ回読み
出されることにより実現できる。
【０００８】次に、Ｓ１２〜ＳＮ２のデータ列は選択回
路３に入力される。即ち、このＮ本のデータ列につい
て、チャネル単位の切り替えタイミングをタイミング信
号発生器４より選択回路３の切り替え端子に入力するこ
とにより、Ｎ本のデータ列のうち１本がチャネル単位に
選択され、選択回路３から先の切り替えタイミング信号
に従って、チャネル単位に並べ変えられたデータ列ＳＯ
が出力される。
路３に入力される。即ち、このＮ本のデータ列につい
て、チャネル単位の切り替えタイミングをタイミング信
号発生器４より選択回路３の切り替え端子に入力するこ
とにより、Ｎ本のデータ列のうち１本がチャネル単位に
選択され、選択回路３から先の切り替えタイミング信号
に従って、チャネル単位に並べ変えられたデータ列ＳＯ
が出力される。
【０００９】図２に示されている出力信号列は、１フレ
ームでチャネル番号１からＭ番まで順に入力されたもの
を、１，５，９，…，Ｍ−３と、２，６，１０，…，Ｍ
−２と、３，７，１１，…，Ｍ−１と、４，８，１２，
…，Ｍのように４つおきに拾って、Ｍ個のチャネル列
を、４つのチャネル列に多重化した信号列に変換してい
る場合を示している。
ームでチャネル番号１からＭ番まで順に入力されたもの
を、１，５，９，…，Ｍ−３と、２，６，１０，…，Ｍ
−２と、３，７，１１，…，Ｍ−１と、４，８，１２，
…，Ｍのように４つおきに拾って、Ｍ個のチャネル列
を、４つのチャネル列に多重化した信号列に変換してい
る場合を示している。
【００１０】図２の変換例は、一例でタイミング信号発
生器４から出力されるタイミング信号の内容を変更する
ことにより、さまざまな信号列に変換することができ
る。
生器４から出力されるタイミング信号の内容を変更する
ことにより、さまざまな信号列に変換することができ
る。
【００１１】次に本実施例をディジタル伝送信号網にお
けるチャネル単位の回線監視を行う場合に適用した応用
例を図５，図６のそれぞれブロック図，タイミングチャ
ートにより説明する。図５（ａ）は送信端局で、入力デ
ータＳＤ１の空きチャネルにパターン発生器２１から出
力される誤り訂正符号（例えばＰＮパターン）を多重化
する多重回路２２と、本発明になる記憶回路２３Ａ，２
４Ａ，選択回路２５Ａならびに次局との送受信機，アン
テナから構成される。図５（ｂ）は受信端局で監視すべ
き回線を通して送られて来た信号から誤り訂正符号を復
号して回線品質を監視する。受信端局はアンテナ，送受
信機を通して復号されたデータ信号列を送信端局の記憶
回路２３Ａ，２４Ａ，選択回路２５Ａ、タイミング発生
器２６Ａにそれぞれ対応し、送信端局と逆の操作を行う
記憶回路２３Ｂ，２４Ｂ、選択回路２５Ｂ，タイミング
発生器２６Ｂと、回線の符号誤り率の判定を行う判定部
２７から構成される。
けるチャネル単位の回線監視を行う場合に適用した応用
例を図５，図６のそれぞれブロック図，タイミングチャ
ートにより説明する。図５（ａ）は送信端局で、入力デ
ータＳＤ１の空きチャネルにパターン発生器２１から出
力される誤り訂正符号（例えばＰＮパターン）を多重化
する多重回路２２と、本発明になる記憶回路２３Ａ，２
４Ａ，選択回路２５Ａならびに次局との送受信機，アン
テナから構成される。図５（ｂ）は受信端局で監視すべ
き回線を通して送られて来た信号から誤り訂正符号を復
号して回線品質を監視する。受信端局はアンテナ，送受
信機を通して復号されたデータ信号列を送信端局の記憶
回路２３Ａ，２４Ａ，選択回路２５Ａ、タイミング発生
器２６Ａにそれぞれ対応し、送信端局と逆の操作を行う
記憶回路２３Ｂ，２４Ｂ、選択回路２５Ｂ，タイミング
発生器２６Ｂと、回線の符号誤り率の判定を行う判定部
２７から構成される。
【００１２】次に、本応用例の動作を図６により説明す
る。Ｎビット（Ｎ：任意の正の整数）のチャネル単位に
Ｍ個（Ｍ：任意の正の整数）多重化されたデータ信号列
ＳＤ１の任意の１チャネルのチャネル監視を行うため
に、多重回路２で空いている１チャネルにＰＮパターン
を多重し、Ｎビットのチャネル単位にＭ＋１個多重化さ
れたデータ信号列ＳＤ２を作る。次に、データ信号列Ｓ
Ｄ２をＭ＋１本の独立した入出力ポートを持つ記憶回路
２３Ａに入力し、出力ポートの信号ＳＤ３を新たな入力
ポートに順にもどす。すなわち、チャネル単位にデータ
を連続して遅延させることで、隣りどうしのデータ列が
１チャネルずつ遅延した信号列ＳＤ３−１〜Ｍを作り出
す。次に、データ信号列ＳＤ３−１〜Ｍを独立したＭ＋
１本の入出力ポートを持つ記憶回路４に入力し、１チャ
ネル（Ｍ＋１本）を書き込み、１フレーム内でＭ＋１回
同じデータを読み出し、１フレーム内にＭ＋１個の同じ
チャネルデータを並べてＭ＋１本出力し、データ信号列
ＰＤ−１〜１−Ｍを作る。次に、選択回路５により、デ
ータ信号列ＰＤ１−１〜１−ＭのＭ＋１本の出力データ
のうち１フレーム毎のチャネル単位に１本を選択し送信
データ信号列ＳＤ４を作る。このとき、チャネル監視確
認を行う１チャネルとＰＮパターンチャネルとを入れ換
えて多重する。データ信号列中の１チャネルのチャネル
指定は、タイミング発生器２６Ａで作る制御信号ＳＣ１
によって行う。
る。Ｎビット（Ｎ：任意の正の整数）のチャネル単位に
Ｍ個（Ｍ：任意の正の整数）多重化されたデータ信号列
ＳＤ１の任意の１チャネルのチャネル監視を行うため
に、多重回路２で空いている１チャネルにＰＮパターン
を多重し、Ｎビットのチャネル単位にＭ＋１個多重化さ
れたデータ信号列ＳＤ２を作る。次に、データ信号列Ｓ
Ｄ２をＭ＋１本の独立した入出力ポートを持つ記憶回路
２３Ａに入力し、出力ポートの信号ＳＤ３を新たな入力
ポートに順にもどす。すなわち、チャネル単位にデータ
を連続して遅延させることで、隣りどうしのデータ列が
１チャネルずつ遅延した信号列ＳＤ３−１〜Ｍを作り出
す。次に、データ信号列ＳＤ３−１〜Ｍを独立したＭ＋
１本の入出力ポートを持つ記憶回路４に入力し、１チャ
ネル（Ｍ＋１本）を書き込み、１フレーム内でＭ＋１回
同じデータを読み出し、１フレーム内にＭ＋１個の同じ
チャネルデータを並べてＭ＋１本出力し、データ信号列
ＰＤ−１〜１−Ｍを作る。次に、選択回路５により、デ
ータ信号列ＰＤ１−１〜１−ＭのＭ＋１本の出力データ
のうち１フレーム毎のチャネル単位に１本を選択し送信
データ信号列ＳＤ４を作る。このとき、チャネル監視確
認を行う１チャネルとＰＮパターンチャネルとを入れ換
えて多重する。データ信号列中の１チャネルのチャネル
指定は、タイミング発生器２６Ａで作る制御信号ＳＣ１
によって行う。
【００１３】また、受信側では、データ信号列ＳＤ４を
受信機ＴＲで受け、送信側と同様の操作を行いデータ信
号ＳＤ１を得、判定部７でＰＮパターンを判定する。
受信機ＴＲで受け、送信側と同様の操作を行いデータ信
号ＳＤ１を得、判定部７でＰＮパターンを判定する。
【００１４】以上の構成で、タイミング発生器の制御信
号を変えるだけで、１フレームにあるＭ個のチャネルの
うち任意のチャネルをＰＮパターンと置き換えることが
できる。したがって実回線で使用しているチャネルをＰ
Ｎパターンによって監視を行うことができる。なお、回
線監視手法はＰＮパターン以外の場合でも可能である。
号を変えるだけで、１フレームにあるＭ個のチャネルの
うち任意のチャネルをＰＮパターンと置き換えることが
できる。したがって実回線で使用しているチャネルをＰ
Ｎパターンによって監視を行うことができる。なお、回
線監視手法はＰＮパターン以外の場合でも可能である。
【００１５】
【発明の効果】以上説明したように本発明は、複数本の
ポートを持ち独立したタイミングで書き込み読みだしが
行えるＦＩＦＯ構造をもつ２個の記憶回路と、複数本の
ポートを持ち外部からの切り替え信号により任意の１本
のポートを選択して出力することができる選択回路とを
組み合わせて使用することにより、１フレーム内のチャ
ネル単位の並び変えを自由に設定することができる。ま
たタイミング信号発生器は一般にＲＯＭが使用されるこ
とから、複雑な並べ変えを行う場合にもＲＯＭの書き込
みデータを変更するだけで簡単に行うことができる。チ
ャネル内のビット数も任意の正の整数であることから、
１ビットの並べ変えについても、回路変更なしに簡単に
対応できるという効果がある。
ポートを持ち独立したタイミングで書き込み読みだしが
行えるＦＩＦＯ構造をもつ２個の記憶回路と、複数本の
ポートを持ち外部からの切り替え信号により任意の１本
のポートを選択して出力することができる選択回路とを
組み合わせて使用することにより、１フレーム内のチャ
ネル単位の並び変えを自由に設定することができる。ま
たタイミング信号発生器は一般にＲＯＭが使用されるこ
とから、複雑な並べ変えを行う場合にもＲＯＭの書き込
みデータを変更するだけで簡単に行うことができる。チ
ャネル内のビット数も任意の正の整数であることから、
１ビットの並べ変えについても、回路変更なしに簡単に
対応できるという効果がある。
【図１】本発明の一実施例の系統図である。
【図２】本実施例の入出力データ信号のフレームフォー
マットである。
マットである。
【図３】本実施例の各部の信号のフォーマットである。
【図４】従来のデータ列変換回路の系統図である。
【図５】本実施例の応用例を示すブロック図である。
【図６】本応用例を説明するタイミングチャートであ
る。
る。
１，２，２３Ａ，Ｂ，２４Ａ，Ｂ 記憶回路 ３，２５Ａ，ＤＴＢ 選択回路 ４，２６Ａ，２６Ｂ タイミング信号発生器 ５，６ アドレスカウンタ ７，８ 選択回路 ９ 反転回路 １０，１１ 記憶回路 １２，１３ 選択回路 １４，１５ シリアルパラレル変換器 ２１ パターン発生器
Claims (3)
- 【請求項１】 Ｎビット（Ｎは正の整数）のチャネル単
位に１フレーム内にＭ個（Ｍは正の整数）の多重化され
たデータ信号列をチャネル単位に並べ変えを行うデータ
列変換回路において、独立した入出力ポートをＭ本持
ち、入力されるポートに対応する出力ポートを隣りの入
力ポートに順にもどして接続し、チャネル単位にデータ
を連続して遅延させることで、隣どうしのデータ列が１
チャネルずつ遅延した信号列を作り出す第１の記憶回路
と、独立した入出力ポートをＭ本持ち、前記信号列の１
チャネル（Ｍ本）を書き込み、１フレーム内でＭ回同じ
データを読み出し、１フレーム内にＭ個の同じチャネル
データを並べてＭ本出力する第２の記憶回路と、前記Ｍ
本の出力データのうち１フレーム毎のチャネル単位に１
本を選択するための選択回路と、前記第１および第２の
記憶回路と選択回路を制御するために入力データ信号列
に同期したクロックとフレームパルスにより制御信号を
作り出すタイミング信号発生器とを有することことを特
徴とするデータ列変換回路。 - 【請求項２】 前記タイミング発生回路が１フレーム内
のＭ本のチャネルデータの単位を任意の順序で読み出す
ように前記選択回路に制御信号を送ることを特徴とする
請求項１記載のデータ列変換回路。 - 【請求項３】 １フレーム内のデータチャネルＭ個をＬ
個のグループに分けてＭ／Ｌのデータチャネルのグルー
プの中で他のグループのデータチャネルと重複しない範
囲で任意の順序でデータチャネルの配列を行うように前
記タイミング発生回路から前記選択回路を制御すること
を特徴とする請求項２記載のデータ列変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11434392A JPH05316070A (ja) | 1992-05-07 | 1992-05-07 | データ列変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11434392A JPH05316070A (ja) | 1992-05-07 | 1992-05-07 | データ列変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05316070A true JPH05316070A (ja) | 1993-11-26 |
Family
ID=14635397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11434392A Withdrawn JPH05316070A (ja) | 1992-05-07 | 1992-05-07 | データ列変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05316070A (ja) |
-
1992
- 1992-05-07 JP JP11434392A patent/JPH05316070A/ja not_active Withdrawn
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| A300 | Withdrawal of application because of no request for examination |
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