KR20020022251A

KR20020022251A - 4비트 타임슬롯 교환기

Info

Publication number: KR20020022251A
Application number: KR1020000054953A
Authority: KR
Inventors: 한성화
Original assignee: 구자홍; 엘지전자주식회사
Priority date: 2000-09-19
Filing date: 2000-09-19
Publication date: 2002-03-27

Abstract

본 발명은 4비트 타임슬롯 교환기에 관한 것으로, 종래 4비트 타임슬롯 교환기는 4비트의 신호를 송수신하기 위해 8비트의 타임슬롯을 사용함으로써, 송신 및 수신에 필요한 펄스 코드 모듈레이션 하이웨이를 각각 별도로 두어, 신호선의 불필요한 과다 사용으로 인해, 보드에 실장할 경우 그 보드의 설계가 복잡해지고, 그에 따라 잡음의 발생이 심화되는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 외부로 부터 인가되는 8비트의 타임슬롯을 4비트의 타임슬롯으로 변환하는 수단을 두어, 4비트 타임슬롯에 따라 송수신 데이터를 처리하여 펄스 코드 모듈레이션 하이웨이 신호선을 송신과 수신시 동일한 신호선을 사용함으로써, 그 펄스 코드 모듈레이션 하이웨이 신호선의 수를 줄여, 용이하게 보드에 실장할 수 있으며, 노이즈의 발생을 감소시켜 신뢰성을 향상시키는 효과가 있다.

Description

4비트 타임슬롯 교환기{NIBLLE TIMESLOT INTERCHANGE}

본 발명은 4비트 타임슬롯 교환기에 관한 것으로, 특히 가입자 측과의 송수신 선로를 통합하여 그 신호선로의 수를 줄여 회로를 단순화하고, 잡음의 발생을 줄이는데 적당하도록 한 4비트 타임슬롯 교환기에 관한 것이다.

도1은 종래 4비트 타임슬롯 교환기의 블록도로서, 이에 도시한 바와 같이 마이크로 컴퓨터(도면미도시)로 부터 어드레스신호를 인가받아 그 어드레스신호를 디코딩하여 제어신호(S1,S2)를 출력하는 어드레스 디코딩 및 래치부(1)와; 상기 어드레스 디코딩 및 래치부(1)의 제어신호(S1,S2)에 따라 선택되어 4개의 송신선로(PHSX1~4)를 통해 송신시그널데이터(CSX1~4)를 타임슬롯(TSA1~4)의 시간만큼 송신하는 송신 타임슬롯교환부(2)와; 상기 어드레스 디코딩 및 래치부(1)의 제어신호(S1,S2)에 따라 외부에서 수신선로(PHSR1~4)를 통해 인가되는 가입자의 음성신호를 인가받아 상기 타임슬롯(TSA1~4)의 시간동안 수신시그널데이터(CSR1~4)를 출력하는 수신 타임슬롯교환부(3)로 구성된다.

이하, 상기와 같이 구성된 종래 4비트 타임슬롯 교환기의 동작을 설명한다.

먼저, 마이크로 컴퓨터로부터 데이터와 어드레스신호를 인가받은 어드레스 디코딩 및 래치부(1)는 상기 인가된 어드레스신호를 디코딩하여 제어신호(S1,S2)를 출력한다.

그 다음, 상기 어드레스 디코딩 및 래치부(1)의 제어신호(S1,S2)를 인가받은 송신 타임슬롯교환부(2)는 상기 제어신호(S1,S2)의 값에 따라 4개의 송신선로(PHSX1~4) 중 선택된 특정한 선로를 통해 송신시그널데이터(CSX1~4)를 타임스롯(TSA1~4)이 지정하는 시간동안 출력한다.

이때의 송신 시그널데이터(CSX1~4)는 4비트의 데이터이며, 상기 타임슬롯(TSA1~4)은 8비트의 데이터로 두 신호의 전송을 위해 송신 시그널데이터(CSX1~4)외에 4비트의 더미데이터를 포함한다.

송신 타임슬롯교환부(2)는 수신과는 별도의 펄스 코드 모듈레이션 하이웨이(PCM Highway)인 (PHSX1~4)를 통해 각 가입자에 송신 시그널데이터(CSX1~4)를 전송한다.

또한, 각 가입자로부터 시그널데이터를 수신하는 경우, 가입자의 시그널데이터가 수신선로(PHSR1~4)을 통해 인가되면, 상기 어드레스 디코딩 및 래치부(1)의 제어신호(S1,S2)를 인가받은 수신 타임슬롯교환부(3)는 그 제어신호(S1,S2)에 따라 상기 수신선로(PHSR1~4)의 데이터를 상기 타임슬롯(TSA1~4)이 지정하는 시간동안 수신 시그널데이터(CSR1~4)로 출력한다.

이때 역시, 상기 타임슬롯(TSA1~4)는 8비트의 신호이며, 그 동기를 맞추기 위해 상기 수신 시그널데이터(SCR1~4)에는 4비트의 더미 데이터가 포함된다.

이와 같이 음성 유니트의 신호정보는 한 타임슬롯 중에서 4비트만을 사용하는 정보이며, 32비트의 타임슬롯을 전송하는 펄스 코드 모듈레이션 하이웨이에서는 절반의 타임슬롯 정보만으로 송신과 수신을 할 수 있으나, 현재는 32비트의 타임슬롯을 사용하고 있다.

상기한 바와 같이 종래 4비트 타임슬롯 교환기는 4비트의 신호를 송수신하기 위해 8비트의 타임슬롯을 사용함으로써, 송신 및 수신에 필요한 펄스 코드 모듈레이션 하이웨이를 각각 별도로 두어, 신호선의 불필요한 과다 사용으로 인해, 보드에 실장할 경우 그 보드의 설계가 복잡해지고, 그에 따라 잡음의 발생이 심화되는 문제점이 있었다.

이와 같은 문제점을 감안한 본 발명은 송신 및 수신에 필요한 펄스 코드 모듈레이션 하이웨이의 수를 줄일 수 있는 4비트 타임슬롯 교환기를 제공함에 그 목적이 있다.

도1은 종래 8비트 타임슬롯 교환기의 블록도.

도2는 본 발명 4비트 타임슬롯 교환기의 블록도.

도3은 도2에 있어서, 4비트 타임슬롯 발생부의 블록도.

도4는 도2에 있어서, 송신 타임슬롯 교환부의 블록도.

도5는 도2에 있어서, 수신 타임슬롯 교환부의 블록도.

*도면의 주요 부분에 대한 부호의 설명*

10:어드레스 디코딩 및 래치부 20:송신 타임슬롯 교환부

30:수신 타임슬롯 교환부 40:4비트 타임슬롯 발생부

상기와 같은 목적은 외부로부터 인가되는 8비트의 타임슬롯을 4비트의 신호로 변환하고, 이를 이용하여 송수신 데이터를 처리하여, 펄스 코드 모듈레이션 하이웨이의 경로 수를 줄임으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도2는 본 발명 4비트 타임슬롯 교환기의 블록도로서, 이에 도시한 바와 같이 마이크로 컴퓨터의 데이터와 어드레스신호를 인가받아 그 인가받은 어드레스신호를 디코딩하여 제어신호(S1,S2)를 출력하는 어드레스 디코딩 및 래치부(10)와; 상기 어드레스 디코딩 및 래치부(10)의 제어신호(S1,S2)의 값에 따라 출력경로가 지정되어, 4비트의 홀수번 타임슬롯(ODDTSA1~4)의 시간동안 그 지정된 송수신선로(PHS1~4)를 통해 송신 시그널데이터(CSX1~4)를 출력하는 송신 타임슬롯교환부(20)와; 상기 어드레스 디코딩 및 래치부(10)의 제어신호(S1,S2)의 제어에 따라 상기 송수신선로(PHS1~4)를 통해 인가되는 가입자의 음성데이터를 선택하여 4비트의 짝수번 타임슬롯(EVENTSA1~4)의 시간동안 수신 시그널데이터(CSR1~4)로 출력하는 수신 타임슬롯 교환부(30)와; 프레임 펄스(FS)와 클럭신호(4MCLK) 및 8비트의 타임슬롯(TSA1~4)를 인가받아 각각 4비트의 홀수번 타임슬롯(ODDTSA1~4)과 짝수번 타임슬롯(EVENTSA1~4)를 출력하는 4비트 타임슬롯 발생부(40)로 구성된다.

도3은 상기 4비트 타임슬롯 발생부(40)의 상세 구성도로서, 이에 도시한 바와 같이 프레임펄스(FS)의 인가에 따라 클럭신호(4MCLK)를 분주하여 분주된 클럭신호(Q1~Q4)를 출력하는 분주회로부(41)와; 상기 분주회로부(41)의 출력 클럭신호(Q1~Q4)를 인가받아 첫번째 4비트의 타임슬롯(ODDTSA)과 두번째 4비트의 타임슬롯(EVENTSA)를 발생시키는 타임슬롯발생부(42)와; 상기 첫번째 4비트의 타임슬롯(ODDTSA)과 두번째 4비트의 타임슬롯(EVENTSA)을 인가받아 외부에서 인가되는 8비트의 타임슬롯(TSA1~4)와 오아조합을 통해 4비트 홀수번 타임슬롯(ODDTSA1~4)과 짝수번 타임슬롯(EVENTSA1~4)를 발생시키는 논리조합부(43)로 구성된다.

또한, 도4는 도2에 있어서 송신 타임슬롯 교환부(20)의 구성도로서, 이에 도시한 바와 같이 상기 어드레스 디코딩 및 래치부(10)의 제어신호(S1,S2)와, 상기 4비트 타임슬롯 발생부(40)의 4비트 홀수번 타임슬롯(ODDTSA1~4)을 인가받아 오아조합하여 선택신호(SEL1~SE4)를 출력하는 논리조합부(21)와; 각각에 인가되는 상기 선택신호(SEL1~SE4)에 의해 제어되어 각각에 인가되는 송신 시그널데이터(CSX1~CSX4)를 선택적으로, 송수신경로(PHS1~4)를 통해 송신하는 3상버퍼(BUF1~BUF4)로 구성된다.

도5는 도2에 있어서 수신 타임슬롯 교환부(30)의 구성도로서, 이에 도시한 바와 같이 상기 어드레스 디코딩 및 래치부(10)의 제어신호(S1,S2)에 따라 송수신선로(PHS1~4)를 통해 인가되는 가입자의 음성데이터를 선택하여 출력하는 멀티플랙서(31)와; 상기 멀티플랙서(31)의 출력신호를 상기 4비트 타임슬롯 발생부(40)의 짝수번 타임슬롯(EVENTSA1~4)에 따라 선택하여 수신 시그널데이터(CSR1~4)로 하여 출력하는 3상버퍼(BUF5)로 구성된다.

이하, 상기와 같이 구성된 본 발명 4비트 타임슬롯 교환기의 동작을 설명한다.

먼저, 송신 시그널데이터(CSX1~CSX4)를 가입자측으로 송신하는 경우, 마이크로 컴퓨터의 데이터와 어드레스신호를 인가받은 어드레스 디코딩 및 래치부(10)는 상기 어드레스신호를 디코딩하여 제어신호(S1,S2)를 출력한다.

또한, 4비트 타임슬롯 발생부(40)는 프레임펄스(FS)와 클럭신호(4MCLK)를 인가받아 분주회로부(41)에서 분주하여 클럭신호(Q1~Q4)를 출력하고, 타임슬롯발생부(42)에서 상기 클럭신호(Q1~Q4)를 인가받아 첫번째 4비트의 타임슬롯(ODDTSA)과 두번째 4비트의 타임슬롯(EVENTSA)를 발생시킨 후, 논리조합부(43)에서 상기 첫번째 4비트의 타임슬롯(ODDTSA)과 두번째 4비트의 타임슬롯(EVENTSA)을 인가받아 외부에서 인가되는 8비트의 타임슬롯(TSA1~4)와 오아조합을 수행하는 과정을 통해, 4비트 홀수번 타임슬롯(ODDTSA1~4)과 짝수번 타임슬롯(EVENTSA1~4)를 발생시키는 동작을 하게 된다.

그 다음, 상기 어드레스 디코딩 및 래치부(10)의 제어신호(S1,S2)와 상기 4비트의 홀수번 타임슬롯(ODDTSA1~4)를 인가받은 송신 타임슬롯교환부(20)는 그 제어신호(S1,S2)와 홀수번 타임슬롯(ODDTSA1~4)를 오아조합하여 발생시킨 선택신호(SEL1~4)를 이용하여, 송신 시그널데이터(CSX1~CSX4)가 송수신 경로(PHS1~PHS4)에 각각 대응하여 상기 홀수번 타임슬롯(ODDTSA1~4)이 지정하는 시간동안 출력되는 것을 제어하게 된다.

이는 상기 선택신호(SEL1~4)에 의해 제어되는 3상 버퍼(BUF1~BUF4)에 의해 이루어지며, 상기 두 제어신호(S1,S2)의 조합에 따라 발생하는 4가지 경우의 수에 따라 4비트의 데이터 각각을 출력제어할 수 있게 된다.

또한, 가입자의 음성데이터인 수신 시그널데이터(CSR1~CSR4)가 상기 송수신 경로(PHS1~PHS4)를 통해 수신되는 경우에는, 상기 4비트 타임슬롯 발생부(40)의 짝수번 타임슬롯(EVENTSA1~4)과 제어신호(S1,S2)를 인가받은 수신 타임슬롯 교환부(30)의 멀티플랙서(31)는 송수신선로(PHS1~4)를 통해 인가되는 가입자의 음성데이터를 제어신호(S1,S2)의 값에 따라 선택하여 출력한다.

그 다음, 상기 수신 타임슬롯 교환부(30)의 3상버퍼(BUF5)는 상기 멀티플랙서(31)를 통해 선택적으로 인가되는 가입자의 음성데이터를 상기 짝수번 타임슬롯(EVENTSA1~4)가 지정하는 시간만큼 수신 시그널데이터(CSR1~CSR4)로 출력한다.

상기한 바와 같이 본 발명은 4비트의 타임슬롯을 발생시켜, 그 4비트 타임슬롯에 따라 송수신 데이터를 처리하여 펄스 코드 모듈레이션 하이웨이 신호선을 송신과 수신시 동일한 신호선을 사용함으로써, 그 펄스 코드 모듈레이션 하이웨이 신호선의 수를 줄여, 용이하게 보드에 실장할 수 있으며, 노이즈의 발생을 감소시켜 신뢰성을 향상시키는 효과가 있다.

Claims

마이크로 컴퓨터의 데이터와 어드레스신호를 인가받아 그 인가받은 어드레스신호를 디코딩하여 제어신호(S1,S2)를 출력하는 어드레스 디코딩 및 래치부(10)와; 상기 어드레스 디코딩 및 래치부(10)의 제어신호(S1,S2)의 값에 따라 출력경로가 지정되어, 4비트의 홀수번 타임슬롯(ODDTSA1~4)의 시간동안 그 지정된 송수신선로(PHS1~4)를 통해 송신 시그널데이터(CSX1~4)를 출력하는 송신 타임슬롯 교환부(20)와; 상기 어드레스 디코딩 및 래치부(10)의 제어신호(S1,S2)의 제어에 따라 상기 송수신선로(PHS1~4)를 통해 인가되는 가입자의 음성데이터를 선택하여 4비트의 짝수번 타임슬롯(EVENTSA1~4)의 시간동안 수신 시그널데이터(CSR1~4)로 출력하는 수신 타임슬롯 교환부(30)와; 프레임 펄스(FS)와 클럭신호(4MCLK) 및 8비트의 타임슬롯(TSA1~4)를 인가받아 각각 4비트의 홀수번 타임슬롯(ODDTSA1~4)과 짝수번 타임슬롯(EVENTSA1~4)를 출력하는 4비트 타임슬롯 발생부(40)로 구성하여 된 것을 특징으로 하는 4비트 타임슬롯 교환기.
제 1항에 있어서, 상기 4비트 타임슬롯 발생부(40)는 프레임펄스(FS)의 인가에 따라 클럭신호(4MCLK)를 분주하여 분주된 클럭신호(Q1~Q4)를 출력하는 분주회로부(41)와; 상기 분주회로부(41)의 출력 클럭신호(Q1~Q4)를 인가받아 첫번째 4비트의 타임슬롯(ODDTSA)과 두번째 4비트의 타임슬롯(EVENTSA)를 발생시키는 타임슬롯발생부(42)와; 상기 첫번째 4비트의 타임슬롯(ODDTSA)과 두번째 4비트의타임슬롯(EVENTSA)을 인가받아 외부에서 인가되는 8비트의 타임슬롯(TSA1~4)와 오아조합을 통해 4비트 홀수번 타임슬롯(ODDTSA1~4)과 짝수번 타임슬롯(EVENTSA1~4)를 발생시키는 논리조합부(43)로 구성하여 된 것을 특징으로 하는 4비트 타임슬롯 교환기.
제 1항에 있어서, 상기 송신 타임슬롯 교환부(20)는 상기 어드레스 디코딩 및 래치부(10)의 제어신호(S1,S2)와, 상기 4비트 타임슬롯 발생부(40)의 4비트 홀수번 타임슬롯(ODDTSA1~4)을 인가받아 오아조합하여 선택신호(SEL1~SE4)를 출력하는 논리조합부(21)와; 각각에 인가되는 상기 선택신호(SEL1~SE4)에 의해 제어되어 각각에 인가되는 송신 시그널데이터(CSX1~CSX4)를 선택적으로, 송수신경로(PHS1~4)를 통해 송신하는 3상버퍼(BUF1~BUF4)로 구성하여 된 것을 특징으로 하는 4비트 타임슬롯 교환기.
제 1항에 있어서, 수신 타임슬롯 교환부(30)는 상기 어드레스 디코딩 및 래치부(10)의 제어신호(S1,S2)에 따라 송수신선로(PHS1~4)를 통해 인가되는 가입자의 음성데이터를 선택하여 출력하는 멀티플랙서(31)와; 상기 멀티플랙서(31)의 출력신호를 상기 4비트 타임슬롯 발생부(40)의 짝수번 타임슬롯(EVENTSA1~4)에 따라 선택하여 수신 시그널데이터(CSR1~4)로 하여 출력하는 3상버퍼(BUF5)로 구성하여 된 것을 특징으로 하는 4비트 타임슬롯 교환기.