SU1748195A1

SU1748195A1 - Устройство дл считывани сигналов взаимодействи

Info

Publication number: SU1748195A1
Application number: SU904890752A
Authority: SU
Inventors: Виталий Егорович Иванов; Анатолий Николаевич Кошелев; Виктор Иванович Курбатов
Original assignee: Центральный Научно-Исследовательский Институт Связи
Priority date: 1990-12-17
Filing date: 1990-12-17
Publication date: 1992-07-15

Abstract

Изобретение относитс к приборостроению и может быть использовано в автоответчиках . Цель изобретени - уменьшение энергопотреблени - достигаетс за счет введени мультиплексора, формировател импульсов тока, первого и второго регистров сдвига, узлов кодировани и декодировани речевой информации. 1 ил.

Description

Изобретение относитс к накоплению информации, а именно к устройствам дл считывани сигналов взаимодействи .

Известно устройство Дл считывани сигналов взаимодействи , содержащее блок запоминани информации, подсоединенный к выходу формировател управл ющих сигналов и к выходной шине.

Недостаток известного устройства дл считывани сигналов взаимодействи сострит в малой помехоустойчивости.

Известно также устройство дл считывани сигналов взаимодействи , содержащее многоступенчатый делитель частоты, подсоединенный входом к выходу источника тактовых импульсов и соединенный первой группой выходов с входами адресов записи блока буферной пам ти, подключен- ного выходами к информационным входам мультиплексора, блок запоминани управл ющих сигналов, подсоединенн ый входами адресов считывани к второй группе выходов многоступенчатого делител частоты , блок запоминани информации и выходную шину.

Недостаток устройства дл считывани сигналов взаимодействи состоит в значительной погрешности результата считывани сигналов взаимодействи при большом потреблении энергии.

Цель изобретени - уменьшение погрешности результата считывани сигналов взаимодействи при одновременном снижении потреблени энергии.

Поставленна цель достигаетс тем, что в устройство дл считывани сигналов взаимодействи , содержащее многоступенчатый делитель частоты, подсоединенный входом к выходу источника тактовых импульсов и соединенный первой группой выходов с входами адресов записи блока буферной пам ти, подключенного выходами с информационным входам мультиплексора , блок запоминани управл ющих сигналов, подсоединенный входами адресов считывани к второй группе выходов многоступенчатого делител частоты, блок запоминани информации и выходную шину , введены дополнительный мультиплексор , подсоединенный тактовым входом к первому выходу многоступенчатого делител частоты и соединенный первой группой информационных входов с выходами мультиплексора , подсоединенного перым управл ющим входом к второму выходу многоступенчатого делител частоты, фор (Л

4

СО

ю ел

мирователь импульсов тока, соединенный входом с третьим выходом многоступенча- того делител частоты и подключенный пер- вым и вторым выходами к входам питани соответственно блока запоминани информации и блока запоминани управл ющих сигналов, формировательуправл ющих сигналов , подсоединенный тактовым входом к четвертому выходу многоступенчатого делител частоты и соединенный информационными входами с группой входов блока запоминани управл ющих сигналов, скремблер, подсоединенный тактовым входом к выходу блока запоминани управл ющих сигналов и соединенный адресными входами с третьей группой выходов многоступенчатого делител частоты, первый регистр сдвига, подсоединенный тактовым входом к п тому выходу многоступенчатого делител частоты, второй регистр сдвига, подключенный выходом к быходной шине и соединенный входом прив зки с выходом источника тактовых импульсов, преобразователь параллельного кода в последовательный , подсоединенный тактовым входом к шестому выходу многоступенчатого делител частоты, блок объединени , соединенный информационным входом с седьмым выходом многоступенчатого делител частоты , делитель на полином восьмой степени , подсоединенный тактовым входом к восьмому выходу многоступенчатого делител частоты, подключенного четвертой группой выходов к входам адресов считывани блока запоминани информации, выходыкоторогосоединены с информационными входами блока буферной пам ти, подсоединенного входами адресов считывани к другой группе выходов блока запоминани управл ющих сигналов и подключенного выходами к информационным входам мультиплексора, и импульсный речевой информатор, причем мультиплексор соединен вторым управл ющим входом с первым выходом формировател управл ющих сигналов, подключенного вторым выходом к входу разрешени дополнительного мультиплексора, выходы которого соединены с группой информационных входов блока объединени и с информационными входами преобразовател параллельного кода в последовательный, подключенного выходом к информационному входу делител на полином восьмой степени, выход которого соединен с информационным входом блока объединени , подключенного выходами к информационным входам скремблера, выходы которого соединены с информационными входами второго регистра сдвига, а первый регистр сдвига подсоединен информационным входом к выходу импульсного речевого информатора и соединен выходами с второй группой информа- ционных входов дополнительного

5 мультиплексора.

На чертеже изображен один из возможных вариантов предлагаемого устройства дл считывани сигналов взаимодействи , представл ющего собой цифровой генера 0 тор сигналов взаимодействи .

Устройство содержит многоступенчатый делитель 1 частоты, подсоединенный входом к выходу источника 2 тактовых импульсов и соединенный первой группой вы5 ходов с входами адресов записи блока 3 буферной пам ти, подключенного выходами к информационным входам мультиплексора 4, блок 5 запоминани информации, блок 6 запоминани управл ющих сигналов

0 и выходную шину 7. При этом блок 6 запоминани управл ющих сигналов подсоединен входами адресов считывани к второй группе выходов многоступенчатого делител 1 частоты. Блок 5 запоминани информа5 ции и блок б запоминани управл ющих сигналов могут быть выполнены в виде элементов статической записи, в которые подлежащие записи сигналы занос тс прожиганием.

0 Устройство содержит также дополнительный мультиплексор 8, подсоединенный тактовым входом к первому выходу многоступенчатого делител 1 частоты и соединенный первой группой информационных

5 входов с выходами мультиплексора 4, формирователь 9 импульсов тока, формирователь 10 управл ющих сигналов, скремблер 11, первый регистр 12 сдвига, второй регистр 13 сдвига, преобразователь 14 парал0 лельиого кода в последовательный, блок 15 объединени , делитель 16 на полином восьмой степени и импульсный речевой информатор 17. Мультиплексор 4 подсоединен первым управл ющим входом к второму вы45 ходу многоступенчатого делител 1 частоты. Формирователь 9 импульсов тока соединен входом с третьим выходом многоступенчатого делител 1 частоты и подключен первым м вторым выходами к входам питани

50 соответственно блока 5 запоминани информации и блока б запоминани управл ющих сигналов. Формирователь 10 управл ющих сигналов подсоединен тактовым входом к четвертому выходу многосту55 пенчатого делител 1 частоты и соединен информационными входами с группой входов блока 6 запоминани управл ющих сигналов . Скремблер 11 подсоединен тактовым входом к выходу блока б запоминани уп- равл ющих сигналов и соединен адресными

входами с третьей группой выходов многоступенчатого делител 1 частоты Первый регистр 12 сдвига подсоединен тактовым входом к п тому выходу многоступенчатого делител частоты. Второй регистр 13 сдвига подключен выходом к выходной шине 7 и соединен входом прив зки с выходом источника 2 тактовых импульсов. Преобразователь 14 параллельного кода в последовательный подсоединен тактовым входом к шестому выходу многоступенчатого делител 1 частоты. Блок 15 объединени соединен информацимонным входом с седьмым выходом многоступенчатого делител 1 частоты. Делитель 16 на полином восьмой степени подсоединен тактовым входом к восьмому выходу многоступенчатого делител 1 частоты, подключенного четвертой группой выходов к входам адресов считывани блока 5 запоминани информации , выходы которого соединены с информационными входами блока 3 буферной пам ти, подсоединенного входами адресов считывани к другой группе выходов блока б запоминани управл ющих сигналов и подключенного выходами к информа- ционным входам мультиплексора 4 Мультиплексор 4 соединен вторым управл ющим входом с первым ВУ одсм формировател 10 управл ющих сигналов, подключенного вторым выходом к входу разрешени дополнительного мультиплексора 8, Выходы дополнительного мультиплексора 8 соединены с группой информационных входов блока 15 объединени и с информационными входами преобразовател 14 параллельного кода в последовательный, подключенного выходом к информационному входу делител 16 на полином восьмой степени Выход делител 16 на полином восьмой степени соединен с информационным входом блока 15 Объединени , подключенного выходами к информационным входам скремблера 11, соединенного выходами с информационными входами второго регистра 13 сдвига, При этом первый регистр 12 сдвига подсоединен информационным входом к выходу импульсного речевого информатора и соединен выходами с второй группой информационных входов дополнительного мул-типлексора 8

Устройство дл считывани сигналов взаимодействи работает следующим образом .

В источнике 2 тактовых имгульсов формируетс тактоЕа последовательность импульсов имеюща скорость 204J кбит/с и поступающа на вход многоступенчатого делител 1 частоты. По управл ющим ммпульсам , поступающим с многоступенчатого де лител 1 частоты со скоростью передачи 16 кбит/с, формирователь 8 импульсов тока обеспечивает вырабатывание коротких им- 5 пульсов тока, подаваемых на вход питани блока 5 запоминани информации и на вход питани блока 6 запоминани управл ющих сигналов На входы адресов считывани , блока 5 запоминани информации с много0 ступенчатого делител 1 частоты поступает код считывани . В соответствии с этим кодом считывани в блок 3 буферной пам ти вводитс из блока 5 запоминани информации записанна в нем информаци При на5 личии импульсов питани информаци в блоке 5 запоминани информации считываетс в параллельном виде синхронно с импульсной последовательностью, имеющей скорость передачи 512 кбит/с В байте счи0 тайной информации содержитс по четыре бита двух смежных сигналов, записанных в пам ти блока 5 запоминани информации Информаци , поступающа из блока 5 запоминани информации, заноситс в блок 3

5 буферной пам ти в соответствии с параллельным кодом адресов записи, подаваемым на его входы адресов записи с многоступенчатого делител 1 частоты Информаци из бпока 3 буферной пам ти вы0 водитс на мультиплексор 4, на который подретс сигнап с многоступенчатого делител 1 частоты Формирователь 10у.,равл ющих сигналов формирует сиг.нгл разрешени , который подаетс на упрзвл 5 ющий вход мультиплексора 4. При этом на информационные вхо,ць формировател 10 управл ющих сигналов поступают сигналы с блока 6 управл ющих сигналов, а на тактовый вход - сигнал с многоступенчатого

0 депчтел 1 частоты На первую группу входов дополнительного мультиплексора 8 через первый регистр 12 сдвига подаетс информаци с импульсного речевого информатора 17 Импульсный речевой информа5 тор 17 обеспечивает обслуживание процесса установлени соединений путем передачи абонентзм информации з виде коротких фраз речи записанных в нею заранее Импульсный речевой информатор 7

0 автоматически подключаетс ,, соответствующему участку ре евого тракта и передает абоненту необходимую информацию, например , фразы Номер изменен, Ждите ответа, Номер не задействован, Лини

5 повреждена Аппарат отключен абонентом

На информационные входы скремблера 11 информаци подаетс или посредством мультиплексора 4, дополнительного мультиплексора 8 и Очокэ 15 объединени с блока

3 буферной пам ти, или посредством первого регистра 12, дополнительного мультиплексора 8 и блока 16 объединени с импульсного речевого информатора 17, или посредством блока 15 объединени информаци с делител 16 на полином восьмой степени, на который воздействует преобразователь 14 параллельного кода в последовательный . Сигналы, поступающие на информационные входы скремблера 11, в зависимости от управл ющего сигнала из блока 6 запоминани управл ющих сигналов или скремблируютс , или пропускаютс на второй регистр 13 сдвига неизменными. Во втором регистре 13 сдвига осуществл етс прив зка сигналов, поступающих на его информационные входы, к фронтам импульсов тактовой частоты, поступающим на егр вход прив зки с Источника 2 тактовых импульсов С выхода второго регистра 13 на выходную шину 7 поступает сигнал, представл ющий собой уплотненный скремблированный цифровой поток со скоростью передачи 1024 кбит/с При этом длительность цикла передачи сигналов взаимодействи определ етс требованием формировани всех заданных длительностей и пауз сигналов, необходимых дл функционировани электронных цифровых телефонных станций

Claims

Формула изобретени

Устройство дл считывани сигналов взаимодействи , содержащее многоступенчатый делитель частоты, подсоединенный входом к выходу источника тактовых импульсов и соединенный первой группой выходов с входами адресов записи блока буферной пам ти, подключенного выходами к информационным входам мультиплексора , блок запоминани управл ющих сигналов, подсоединенный входами адресов считывани к второй группе выходов многоступенчатого делител частоты, блок запоминани информации и выходную шину , отличающеес тем, что, с целью уменьшени погрешности результата воспроизведени сигналов взаимодействи и уменьшени потреблени энергии, в него введены дополнительный мультиплексор, подсоединенный тактовым входом к первому выходу многоступенчатого делител частоты и соединенный первой группой информационных входов с выходами мультиплексора , подсоединенного первым управл ющим входом к второму выходу многоступенчатого делител частоты, формирователь импульсов тока, соединенный

входом с третьим выходом многоступенчатого делител частоты и подключенный первым и вторым выходами к входам питани соответственно блока запоминани информации и блока запоминани управл ющих сигналов, формирователь управл ющих сигналов , подсоединенныйтактовым входом кчет- вертому выходу многоступенчатого делител частоты и соединенный информа0 ционными входами с группой входов блока запоминани управл ющих сигналов, скремблер, подсоединенный тактовым входом к выходу блока запоминани управл ющих сигналов и соединенный адресными

5 входами с третьей группой выходов многоступенчатого делител частоты, первый регистр сдвига подсоединенный тактовым входом к п тому выходу многоступенчатого делител частоты, второй регистр сдвига,

0 подключенный выходом к выходной шине и соединенный входом прив зки с выходом источника тактовых импульсов, преобразователь параллельного кода в последовательный- , подсоединенныйтактовым входом

5 к шестому выходу многоступенчатого делител частоты, блок объединени , соединенный информационным входом с седьмым выходом многоступенчатого делител частоты , делитель на полином восьмой степе0 ни, подсоединенный тактовым входом к восьмому выходу многоступенчатого делител частоты, подключенного четвертой группой выходов к входам адресов считывани блока запоминани информации, выхо5 ды которого соединены с информационными входами блока буферной пам ти, подсоединенного входами адресов считывани к другой группе выходов блока запоминани управл ющих сигналов

0 и подключенного выходами к информационным входам мультиплексора, и импульсный речевой информатор, причем мультиплексор соединен вторым управл ющим входом с первым выходом Формировател управл 5 ющих сигналов, подключенного вторым выходом к входу разрешени дополнительного мультиплексора, выходы которого соединены с группой информационных входов блока объединени и с информационными

0 входами преобразовател параллельного кода в последовательный, подключенного выходом к информационному входу делител на Иолином восьмой степени, выход которого сседикен с информационным

5 входом блока объединени , подключенного выходами к информационным входам скремблера, выходы которого соединены с информационными входами второго регистра сдвига, а первый регистр сдвига подсое- динен информационным входом к выходу

импульсного речевого информатора и сое- ционных входов дополнительного мульти- динен выходами с второй группой информа- плексора.