SU1220128A1

SU1220128A1 - Устройство дл декодировани двоичного кода

Info

Publication number: SU1220128A1
Application number: SU843790076A
Authority: SU
Inventors: Виктор Николаевич Стальнов; Александр Степанович Волков
Original assignee: Предприятие П/Я Г-4812
Priority date: 1984-09-12
Filing date: 1984-09-12
Publication date: 1986-03-23

Abstract

Изобретение относитс к электросв зи и может использоватьс в системах передачи данных с абсолютной или относительной модул цией. Обеспечиваетс повышение помехоустойчивости декодировани входных сигналов с относительной модул цией. Входной сигнал с тактовой частотой ТЧТ поступает на счетчик (Сч 1 импульсов , через коммутатор 4 тактовых частот - на запоминающий регистр (ЗР) 5 и на блок 8 делени . Через п такto to 1C 00

Description

тов ТЧ1 сигнал с выхода Йуск Сч Т переводит устройство в режим исправлени ошибок, запуска генератор 2 тактовой частоты (ГТЧ) и открыва элемент И 9. Выход ГТЧ 2 вырабатывает тактовые импульсы частоты ТЧ И, превьшающей ТЧГ в п раз. Импульсы ТЧ II поступают на дополнительньш счетчик 3, выходной регистр 7 и через коммутатор 4 - на ЗР 5 и блок 8 делени . Кодовьй блок длиной п запи- сьшаетс в ЗР 5 за п тактов ТЧ1 и поступает в блок 8 делени . С ЗР 5 информаци через сумматор 6 по модулю два поступает на выходной регистр 7. Если в прин том блоке имеетс ошибка, в блоке 8 делени образуетс соответствующий синдром. При работе на каналах без относительной модул ции дешифратор 10, настроенньй на синдром одиночной ошибки,в Первом символе выдает единичный сигнал исправлени , который через элемент И 16, элемент 11ПИ 14 и элемент И 9 поступает на вход сброса блока 8

Устройство дл декодировани двоичного кода относитс к электросв зи и может быть использовано в системах передачи данных с абсолютной или относительной модул цией дл декодиро- вани двоичного кода с защитой от ошибок.

Цель изобретени - повьш ение помехоустойчивости Декодировани входных сигналов с относительной модул - цией.

На фиг. 1 представлена структурна электрическа схема предлагаемого устройства дл декодировани двоиного кода; на фиг. 2 и 3 - соответст венно структурные электрические схемы коммутатора тактовых частот и блока Делени на образующий полином,

, Устройство содержит счетчик 1 ш-г- пульсов, генератор 2 тактовой часто- ты, дополнительный счетчик 3 импуль-сов , коммутатор 4 тактовых частот, запоминающий регистр 5, сумматор б по модулю два, выходной регистр 7, блок 8 делени на образующий поли-

делени и сумматор 6, где происходит исправление искаженного символа. При работе на каналах с относительной модул дией к блоку 8 делени подключаетс также и дополнительный дешифратор 11, позвол ющий исключать двойные ошиб ки. Элементы И 12, ИЛИ 15, ИЛИ 14, И 16 осуществл ют подключение дешифраторов 10 и 11, Дл исправлени одиночных ошибок в последних символах данного или предыдущего блока дешифратора 10 подключаетс при наличии сигналов на п-м ши 1-м выходах дополнительного СчЗ, поступаюира:х через элемент ИЛИ 15. Дл исключени ложного сигнала .: исправлени двойной ошибки дополнительньш дешифратор 11 отключаетс через элемент И 12 п-м сигналом с дo- полнительного Сч 3, После п тактов ТЧП Сч 1 с приходом первого символа нового кода выдает сигнал, по которому останавливаетс ГТЧ 2 и запрещаетс прохождение через элемент И 9 сигналов исправлени . 3 ил.

ноМз элемент И 9, дешифратор 10, дополнительный дешифратор 11, первый дополнительньй элемент И 12, триггер 13,, иервьш элемент ИЛИ 14, второй элемент ИЛИ 15, второй дополнительный элемент И 16.

Коммутатор 4 тактовых частот содержит элементы И 17 и 18 и элемент ИЛИ 19о

Блок 8 делени на образующий полином содержит сумматоры 20 и 21 по модулю два и триггеры 22-24.

Устройство работает следующим образом .

Входной сигнал с тактовой частото канала ТЧI,коммутируемой коммутатором 4 (фиг, 1 и 2), поступает на запоминающий .регистр 5 и одновременно обрабатываетс блоком 8 делени (фиг, 3). Через п тактов частотыТЧГ сигнал Пуск с выхода Пуск счетчика 1 переводит устройство дл декодировани двоичного кода в режим исправлени ошибок, при этом разрешаетс прохождение сигнала через

3

элемент И 9, сбрасываетс выходной регистр 7 и запускаетс генератсф 2, выход которого с этого момента подключаетс через коммутатор 4 к тактовъы входам запоминающего регис ра 5 и блока 8 делени . Дл обеспечени режима исправлени ошибок тактова частота ТЧП должна быть вп раз выше, чем тактова частота ТЧ{.

За врем первых п тактовых интер- валов частоты ТЧ1 кодовый блок длиной п записьшаетс в запоминающий регистр 5, имеющий п чеек. Блок 8 делени (фиг. 3), вл ющийс регистром сдвига с обратными св з ми по модулю образующего полинома, на.п-м тактовом интервале зафиксирует синдром данного блока кода. При отсутствии искажений синдром равен нулю и в режиме исправлени его значение не измен етс . При этом с выходов дешифратора 10 и .дополнительного дешифратора 11 не поступают сигналы исправлени и информаци без изменени через сумматор 6 из запоминаю- щего регистра 5 переписываетс в выходной регистр 7, Если в прин том блоке имеетс одиночна ошибка, то в блоке 8 делени образуетс синдром равньш одному из столбцов проверочной матрицы данного кода, номер которого соответствует определенному номеру искаженного символа. Например если синдром равен п-му столбцу матрицы , то искажен первый символ кодового слова, если синдром равен i-му столбцу, тогда искажен (п-1-1)-й символ, В последнем случае блок 8 делени в режиме исправлени ошибок вьфабатывает с каждым тактом :следующий по номеру столбец данной матрицы и через (i-1) тактовых интервалов зафиксирует п-й ее столбец, а в запоминающем регистре 5 к этому времени искаженный символ переписываетс в последний разр д,

В случае двух р дом расположенных ошибок блок 8 делени зафиксирует синдром, равный сумме по модулю два тех столбцов проверочной матрицы данного кода, которые соответствуют номерам искаженных символов.

Если искажены первый и второй символы кодового блока, то результат делени равен сумме по модулю два п-го и (n-l)-ro столбцов провероч- ной матрицы, а искаженные символы в данньй момент наход тс на выходе запоминающего регистра 5, При искаже

Q п s 5

0

5

0

28

НИИ i-ro и (i+1)-ro элементов кодового блока в блоке 8 делени через (i-1) тактовых интервалов образуетс синдром, соответствующий искажению первого и второго символов кодового слова, а искаженные символы к тому времени наход тс в последних разр дах запоминающего регистра 5,

При работе на каналах без относительной модул ции (ОМ) на вход установки режима (Режим ОМ) устройства дл декодировани двоичного кода необходимо подать сигнал Режим ом с низким потенциалом, который с помощью первого дополнительного элемента И 12 обеспечивает отключение дополнительного дешифратора 11 и подключение на все врем работы (с помощью второго дополнительного элемента И 16 и первого элемента ИЛИ 14) дешифратора 10, Дешифратор 10, настроенный на синдром соответсавующей одиночной ошибки в первом символе кодового блока, вьщает единичный сигнал исправлени , если блок 8 делени вьфаботал данный синдром. Единичный сигнал с дешифратора 10 через второй дополнительный элемент И 16, первый элемент ИЛИ 14 и элемент И 9 поступает на вход Сброс блока 8 делени и на второй вход сумматора 6, на первый вход которого в данный момент с выхода запоминающего регистра 5 подаетс искаженный символ, С выхода сумматора 6 исправленна информаци поступает в выходной регистр,

При работе на каналах с относительной модул цией сигнал Режим ОМ доджен быть высокого уровн , который позвол ет включить при исправлении ошибок дешифратор 10 и дополнительный дешифратор 11, Дешифратор 10 подключаетс при наличии на входах второго элемента ИЛИ 15 одного из сигналов h, или I с выхода дополнительного счетчика 3, Это обеспечи- вает исправление одиночных ошибок; возникающих в результате искажени в канале последних символов данного или предьщущего блока. Дополнительный дешифратор 11 отключаетс сигналом п, поступающим с дополнительного счетчика 3 на первый дополнительный элемент И 12, что исключает по вление заведомо ложного сигнала исправлени двойной ошибки. Последний может возникнуть в результате неисправл емого кодового слова, синдром которого указьшает на то, что

первый символ двойного искажени вл етс последним битом кодового блока.

Сигнал исправлени второго символа двойной ошибки образуетс на выходе триггера 13 путем задержки на тактовый интервал частоты ТЧП сигнала исправлени первого символа,

После п тактовых интервалов часто- ты ТЧИ счетчик 1, работающий на частоте ТЧ1, с приходом первого символа нового кодового блока вьщает сигнал Останов, останавливающий генератор 2 и запрещающий прохождение через элемент И 9 сигналов исправлени . На тактовые входы запоминающего регистра 5 и блока 8 делени с этого момента подаетс тактова частота ТЧ, необходима дл приема следующего кодо-

вого блока.

Таким образом, предлагаемое устройство дл декодировани двоичного кода обеспечивает путем исправлени дву- кратных ошибок повышение помехоустойчивости декодировани входных сигналов с относительной модул цией.

Claims

Формула изобретени

Устройст.во дл декодировани двоичного кода, содержаЕ ее последовательно соединенные запоминающий регистр , сумматор по модулю два и вы- ходной регистр, последовательно соединенные блок делени на образующий полином и дешифратор, последовательно соединенные счетчик импульсов и генератор тактовой частоты, а. также коммутатор тактовых частот и элемент И, первый вход которого подключен к выходу Пуск счетчика импульсов , выход элемента И подсоединен к второму входу сумматора по модулю два и входу Сброс блока делени на образующий полином, выход Пуск счетчика импульсов подсоединен к первому управл ющему входу коммутатора тактовых частот, выход Оста- нов счетчика импульсов подсоединен

j

5 С

5

0

5 0 5 0

1к входу Останов генератора такто- ;зой частоты и к второму управл ющему входу коммутатора тактовых частот , первый и второй тактовые входы icoToporo подключены соответственно к выходу генератора тактовбй частоты и входу счетчика импульсов, а выкод коммутатора тактовых частот подсоединен к объединенным тактовым входам запоминающего регистра и блока делени на образующий полином, причем вход счетчика импульсов вл етс тактовым входом устройства, а объединенные информационные входы запоминающего регистра и блока дех;ени на образующий, полином вл ютс информационным входом устройства , отличающеес тем, что, с целью повьшени помехоустойчивости декодировани входных сигналов с относительной модул цией, в него введены последовательно соединенные дополнительный дешифратор, первьй дополнительный элемент И,триг- г ер к первый элемент ИЛИ, последовательно соединенные дополнительньш счетчик импульсов, второй элемент ИЛИ и второй дополнительный элемент И,, при этом входы дополнительного дсгшифратора подключены к соответст- в-ующим выходам блока делени на образующий полином, второй выход дополнительного счетчика импульсов подсоединен к объединенным вторым входам второго элемента ИЛИ и первого дополнительного элемента И, выход которого через первый элемент ИЛИ подсоединен к второму входу элемента И, выход дешифратора через BTopoJi дополнительный элемент И подсоединен к соответствующему входу первого элемента ИЛИ, выход ком- му/татора тактовых частот подсоединен к счетному входу триггера, а выход генератора тактовой частоты - к тактовому пходу выходного регистра, причем объединенные вторые входы первого дополнительного элемента И и второго элемента ИЛИ вл ютс входом установки режима устройства.

«

19

Фиг.2

.д