SU1257702A1 - Программируемое логическое устройство - Google Patents

Abstract

Изобретение относитс  к области автоматики и вычислительной техники. Целью изобретени   вл етс  повышение надежности устройства. Устройство содержит матрицу И элементов св зи, матрицу ИЛИ элементов св зи, элемен- ты пам ти, число которых равно числу элементов св зи, входной и выходной регистры, регистр ввода настроечной информации, блок управлени  и блок мажоритарного декодировани . Запись информации (настройка устройства) производитс  последовательно в элементы пам ти, управл ющие элементами св зи. Работа устройства при каждом входном наборе длитс  М тактов (например, три). Выходна  информаци  записываетс  в регистры блока мажоритарного декодировани . Если в течение хот  бы N тактов (например, двух) в регистры записывалась правильна  информаци , то в выходном регистре будет зафиксирован правильный результат считывани . 3 ил. i СЛ С to СП

Description

1

Изобретение относитс  к автоматике и вычислительной технике.

Целью изобретени   вл етс  повышение надежности устройства.

На фиг, 1 лредставлена структурна  схема предлагаемого устройства; на фиг. 2 - схема блока управлени ; на фиг, 3 -схема блока мажоритарног декодировани .

На структурной схеме устройства (фиг, 1) показаны информационные входы 1, вход 2 настройки, управл ющий вход 3, синхровход 4, первый регистр 5, инверторы 6, коммутаторы 7, элементы 8 пам ти, элементы 9 св зи, второй регистр 10, перва  группа горизонтальных шин 11, втора  группа горизонтальных шин 12, группа верти- (сальных шин 13, блок 14 управлени , Ьлок 15 мажоритарного декодировани  зходы порога 16 декодировани , третий регистр 17, информационные выходы 18.

Блок 14 управлени  (фиг. 2) содержит счетчик 19, элемент И 20, триггер 21, элемент ИЛИ 22, инвертор 23, инвертор 24, элемент 25.

Блок 15 мажоритарного декодировани  (фиг. 3) имеет информационные входы 26,-26р , элементы И 27,-27д , регистры 28(-28 , дешифратор 29, элементы И 30,-ЗОа , элементы ИЛИ 31,-31 л , элемент И-НЕ 32, элемент 33 задержки, вход логической единицы 34, счетчик 3, элемент ИЛИ 36, схему 37 сравнени ,триггер 38,

Блок 14 управлени  работает следующим образом.

При включении устройства на входе 3 присутствует нулевой сигнал, который через инвертор 23 и элемент ИЛИ 22 устанавливает счетчик 19 в нулевое состо ние. С подачей на вход 3 единичного сигнала счетчик 19 и элемент И 20 осуществл ют пересчет синхроимпульсов по модулю 2cv + р . Через 2 oi р тактов импульс с выхода элемента И 20 через элемент ИЛИ 22 устанавливает счетчик 19 в нулевое состо ние, триггер 21 в единичное состо ние и на выходе элемента И-ИЛИ 25 по вл етс  единичный сигнал. При наличии единичного сигнала на входе 3 пересчет по модулю 2 (У (3 продолжаетс .

При подаче на вход 3 нулевого сигнала этот сигнал через инвертор 23 поступает на элемент И-ИПИ 25 и син-577022

хроимпульсы с входа 4 поступают на выход блока управлени .

Блок 15 мажоритарного декодировани  работает следующим образом. При 5 подаче на вход 3 нулевого сигнала, счетчик 35, схема 37 сравнени  и элемент ИЛИ 36 осуществл ют пересчет синхроимпульсов по модулю 2q + 1. Импульс с выхода схемы 37 сравнени 

0 устанавливает триггер 38 в единичное

состо ние и сигнал с его выхода по- . ступает на управл ющий выход блока 15 мажоритарной обработки. Дешифратор 29 по коду, поданному на входы

5 16 ( ,,подает на входы элементов И 30, соответствующие сигналы. Обрабатываема  информаци  через элементы И поступает на V-входы регистров 28,-28,,з на D-exo- ды которых подан единичный сигнал. Регистры 28, в начале каждого цикла мажоритарной обработки устанавливаютс  в нулевое состо ние. При наличии на V-входах регистров 28, - 28л, единичного сигнала в регистры разрешаетс  запись и сдвиг единичного сигнала. При наличии на V-входах регистров 28,-28й нулевого сигнала

0

запись и сдвиг информации в них не

происходит. Таким образом, за количество тактов, соответствующее циклу мажоритарной обработки, обрабатываема  информаци  сдвигаетс  в регистрах а и через элементы

И 30 п вторые входы которых поданы единичные сигналы от дешифратора 29 в соответствии с порогом прин ти  решени  поступает на соответствующие элементы ИЛИ 31,-31 л

выходы которых  вл ютс  выходами блока 15 мажоритарного декодировани .

Если на вход регистров 38,-38д по I ступит количество единиц, большее

или равное порогу мажоритарной об- работки информации, тю с выхода соответствующего элемента ИЛИ 31,-31/g снимаетс  1, если нет, то - О .

Программируемое логическое устройство (фиг. 1) имеет следующие режи- мы работы: режим настройки (ввода настроечной информации); режим обработки входной информации.

В исходном состо нии на входах 1,- IP/, 2, 3, 4, 16,-16р , выходах 18,-18rj - нулевые сигналы.

В регистре 10 соответственно хран тс  нулевые коды, элементы пам ти (; + 0 исходном состо нии.

3

В режиме настройки на вход 3 поступает единичный сигнал. При этом (2 и +р ) разр дный регистр 10 вводитс  настроечна  информаци  с входа 2 под воздействием сигналов синхронизации на входе 4. Коммутаторы ( .. 72iXf/ подключают (в режиме настройки) выходы регистра 5 к вхо

дам

элементов пам ти 8, - Sg

 вл ющихс  первыми разр дами (2(Х +)10

регистров сдвига.

Настроечна  информаци , определ юща  функции устройства, представл етс  в виде кодов разр дностью (2 о( + (5 ) . Настроечна  информаци  поразр дно поступает на вход 2 синхронно с сигналами с входа 4. После ввода ( /3 ) разр дов кодов настройки в регистр 10, блок 14 управлени  выдает сигнал, разрешающий пе- резапись информации из регистра 10 в элементы пам ти 8, , пред вэрительно информаци  из элементов

2 tp

(16 1, Jf - 1) переписываетс  в элементы 8

it-1

(про гл + р

исходит синхронный сдвиг информации в (2oi н- / ) регистрах сдвига) . В течение (2ог + f ) . jf тактов вводитс  Jf кодов настройки. После записи в эле- менты пам ти 8, , у кодов процесс настройки заканчиваетс .

В режиме обработки входной информации на вход 3 поступает нулевой сигнал, коммутаторы cttPi отклю- чают входы элементов пам ти 8| - S ftfft разр дов регистров сдвига от соответствующих выходов регистра 10 и соедин ют эти входы с выходами соответствующих Sj-Bjo +a элементов пам ти (старших разр дов регистров сдвига), это позвол ет осуществить циклический сдвиг настроечной информации под воздействием сигналов с блока 14 управлени .

Каждый набор входных сигналов, поданных на входы 1(-1jy; , обрабатываетс  в течение 2о -1 тактов, составл ющих цикл мажоритарной обработки информации , в каждом такте которого результат преобразовани  сигналов с входов 1, -1 подаетс  на входы блока 15 и обрабатываетс  при сдвиге настроечной информации в регистрах сдвига на тактах по коду а , поданному на входы 16)-16„ . Результат обработки под воздействием сигнала с блока 15 записываетс  в

нии отказов.

4

выходной регистр 17 и одновременно с этим происходит перезапись в регистр 5 входной информации и устанавливаютс  в ноль регистры 28, - 28а блока 15.

На конкретном примере рассмотрим функционирование устройства с oi 3, / 3, у 4 и порогом декодировани  +1, (где с 1) при воэникнове

Пусть реализуютс  следующие функ Ции: У, Х,ХЗ + Х,Хз ,

, + X, XjX, ;

У, ХПХ,,

При этом состо ние элементов св зи может быть описано матрицей размерностью 9x4 вида:

0001

11 10

0011

1100

0111

1000

0111

1011

1100

Матрица С соответствует подста-. новке Q° . Предположим, что в устройстве возникла неисправность, вида С 1 в результате чего шеста  горизонтальна  шина, на которую поСоступает сигнал X,

оказываетс  посто нно св занной с первой вертикальной шиной. Обозначим через

С vE

, Л, ,2 Л

е

9Г

ВЫХОДНЫХ сигналов исправного устройства и неисправного на подстановке Q , без сдвига и через 1, 2, 3 тактов циклического сдвига настроечных кодов на -ом наборе входных CHI- налов ( 6 с; 0, 7) .

При этом с учетом неисправности реализуютс  св зи шин в соответствии с матрицами состо ний элементов св зи (элементов пам ти) С,, С и С (в соответствии с перестановками Q

1000 01 11 1001 0110 1011 1100 1011 1101 0110

с,

Е таблице приведены значени  Y,,

v V ° V

о I м 7 2 1 3 всех комбинаций

Из таблицы видно, что неисправность про вл етс  н а комбинаци х входных сигналов 000, 011 и 111 искажением двух выходных сигналов. За три такта искажение выходных сигнало происходит не более одного раза, т.е за любые три такта производитс  коррекци  выходных сигналов.

Claims (1)

1. Формула изобретени 

   Программируемое логическое устройство , содержащее первую матрицу 2fC у элементов .св зи, где 2ci и У - число строк и столбцов данной матрицы, вторую матрицу - элементов св зи, где ft - число строк данной матрицы, () элементов пам ти, выходы которых соединены с управл ющими входами соответствующих элементов св зи,об инверторов, входы которых соединены с нечетными, а выходы - с четными горизонтальными шинами первой матрицы элементов св зи, первый регистр, входы котороfO

   15

   20

   25

   30

   5

   0

   5

   го  вл ютс  информационными входами логической матрицы, а выходь .соединены с входами соответствующих инверторов , второй регистр, 2« + р 5 коммутаторов, первые входы которых соединены с соответствующими выходами второго регистра, выход каждого из коммутаторов соединен с входом первого из элементов пам ти, соединенных последовательно в каждой стро ке первой и второй матрицы элементов св зи, а второй вход каждого коммутатора - с выходом последнего элемента пам ти данной строки, третий регистр , выходы которого  вл ютс  информационными выходами устройства, блок управлени , выход которого соединен со вторыми входами элементов пам ти, первый вход блока управлени  соединен с управл ющим входом второго регистра и  вл етс  синхровходом устройства, второй вход соединен с установочными входами регистров и с управл ющими входами коммутаторов и  вл етс  управл ющим входом устройства , третий вход второго регистра  вл етс  входом настройки устройства , отличающеес  тем, что, с целью повышени  надежности, оно содержит блок мажор1уарного декодировани , первый вход которого соединен с синхровходом устройства, второй вход соединен с управл ющим входом устройства, первьй соединен с управл ющими входами первого и третьего регистров, информационные входы блока мажоритарного декодировани  соединены с соответствующими горизонтальными шинами второй матри- .цы элементов св зи, а информационные выходы соединены с одноименными входами третьего регистра, входы порога декодировани  блока мажоритарного декодировани   вл ютс  входами порога декодировани  устройства.

   f

   I « «I

   (pus.2

   ё 2b, o-

   23

   77,

   0 i

   г -/

   30l

   J l

   JOf

   /,,

   /

   эт

   Kf

   н1

   ri

   33

   (,

   3/

   .хг

   J4 liti.

   36

   ВНИИПИ Заказ 4964/50 Тираж 543

   Пронзв.-попигр. cfp-тие, г. Ужгород, ул. Проектна , 4

   3/J

   A/

   J7

   Подписное