SU1580377A1 - Матричный распределитель - Google Patents

Abstract

Изобретение относитс  к электронной коммутационной технике, в частности к матричным распределител м с запоминанием программы настройки, и может быть использовано в автоматике, вычислительной технике при создании интеллектуальных ЭВМ и электронных автоматических телефонных станций нового поколени . Цель изобретени  - упрощение и уменьшение времени поиска, повышение производительности. Устройство, содержащее матрицу, выполненную на основе NXN системных контроллеров, дл  параллельной настройки групповых каналов содержит также матрицу фиксации каналов, имеющую NXN узлов фиксации канала, программируемый формирователь потенциалов,а в каждой строке и каждом столбце группы многовходовых элементов И, соединенных с выходами блокировки узлов фиксации канала и соответственно входными вертикальными и горизонтальными шинами блокировки, причем дл  наращивани  емкости распределител  выходы элементов И соединены с выходными вертикальными и гозиронтальными шинами блокировки. Таким образом, осуществление указанных взаимосв зей между узлами матрицы и наличие входных и выходных шин блокировок позвол ет повысить производительность в результате уменьшени  времени поиска дл  произвольного числа каналов и расширить функциональные возможности за счет одновременной фиксации этих каналов в свободном режиме искани . 5 ил.

Description

Изобретение относитс  к электронной коммутационной технике, в частности к матричным распределител м с запоминанием программы настройки , и может быть использовано в автоматике, вычислительной технике при создании интеллектуальных ЭВМ и электронных автоматических телефонных станци х нового поколени .

Цель изобретени  - упрощение и повышение производительности в результате уменьшени  времени поиска дл  произвольного числа каналов и расширение функциональных возможностей за счет одновременной фиксации этих каналов в свободном режиме искани .

На фиг.1 представлена функциональна  схема матричного распределител ; на фиг.2 - блок-схема системного контроллера; на фиг.З - функциональна  схема узла фиксации канала; на фиг.4 - функциональна  схема программируемого формировател  потенциалов; на фиг.З - временна  диаграмма дл  двух формируемых потенциалов (П и Пг) с программируемого формировател  потенциалов.,

Матричный распределитель(фиг.1) содержит коммутатор 1, реализованный в виде матрицы пхп системных контроллеров 2,каждый из которых имеет первую (10 - 17) и вторую (00 т О-j) группы информационных полюсов,

первую (СНХР, СТРБ, ЗП,. ЧТ, ВМ) и

вторую л(РПР, ЧТЗУ, ЧТВВ, ЗПЗУ, ЗПВВ) группы управл ющих полюсов, объедин емых между собой Соответвствующим образом горизонтальными и вертикаль- Iными шинами (СНХР - сигнал синхрони- , СТРБ - сигнал стробировани , ЗП - разрешение записи, ЧТ - разрешение чтени ,ВМ - сигнал включени , РПР - сигнал разрешени  прерывани , ЧТЗУ - сигнал управлени  шиной те- ни  запоминающего устройства, ЗПЗУ - сигнал управлени  шиной записи, ЗПВВ - сигнал управлени  выводом, ЧТВВ - сигнал управлени  вводом).

В каждом столбце коммутатора 1 перва  группа информационных полюсов п системных контроллеров 2 объедин етс  такой же по размеру группой вертикальных коммутируемых шин 3, а перва  группа управл ющих полюсов, кроме последнего (ВМ), соедин етс  между собой группой из четырех вер.ти- кальных управл ющих шин А. В каждой строке коммутатора 1 втора  группа информационных полюсов п системных контроллеров 2 соедин етс  друг с другом такой же по размеру группой горизонтальных коммутируемых шин 5, а втора  группа управл ющих полюсов - группой из п ти горизонтальных управл ющих шин 6.

Управление коммутатором 1 в устройстве осуществл етс  со стороны матрицы 7 фиксации каналов, содержащей пхп узлов 8 фиксации канала и программируемый формирователь 9 потенциалов , причем в каждой строке и каждом столбце матрицы 7 наход тс  соответствующие многовходовые элементы И 10 и 11. Кроме этого, матри0

5

0

5

0

5

0

5

0

5

ца 7 фиксации каналов содержит в каждом столбце вертикальную сигнальную шину 12, св занную в этом же столбце с первыми сигнальными входами узлов 8 фиксации канала, и входную вертикальную шину 13 блокировки, подсоединенную к первым входам блокировки узлов 8 фиксации канала и первому входу соответствующего многовходово- го элемента И 11, выход которого св зан с выходной вертикальной шиной 14 блокировки. В каждой ее строке содержитс  горизонтальна  сигнальна  шина 15, соединенна  в данной строке с вторыми сигнальными входами узлов 8 фиксации канала, входна  горизонтальна  шина 16 блокировки, подсоединенна  к вторым входам блокировки узлов 8 фиксации канала и первому входу соответствующего многовходово- го элемента И 10, выход которого св зан с выходной горизонтальной шиной 17 блокировки. В каждом столбце содержитс  также вертикальна  шина 18 сброса, соединенна  с входами сброса узлов 8 фиксации канала.

Два тактируемых входа всех узлов .8 фиксации канала соединены с двум  выходами программируемого формировател  9 потенциалов, первый вход которого подсоединен к входу 19 синхронизации , а остальные входы - к входам 20 записи устройства. В каждом узле 8 фиксации канала содержитс  вход включени , соединенный с последним из первой группы управл ющим полюсом (ВМ) соответствующего системного контроллера 2, наход щегос  на пересечении того же столбца и строки в коммутаторе 1, и выход 21 блокировки. При этом выход 21 блокировки (i,j) узла 8 фиксации канала

(i 1, 2n; j 1, 2,...,п)

подсоедин етс  в строке и в столбце к остальным входам блокировки всех последующих узлов 8 фиксации канала, номера которых принимают значени 

в строке i+1,i+2п, а в столбце

j-M, j+2,...,n, и входам соответствующих многовходовых элементов И 10 и 11, расположенных также в i-й строке и j-м столбце.

В качестве системного контроллера 2 (фиг.2) используют, например, типовую микросхему КР580ВГ28, в состав которой вход т двунаправленные усилители-формирователи 22 и фор- мирователь 23 шины управлени ,причем

гголюса двунаправленных усилителей- формирователей 22 образуют соответственно первую (10 - 17) и вторую (00 - 07) группы информационных полюсов системного контроллера 2,перва  группа (СНХР, СТРБ, ЗП, ЧТ, ВМ) управл ющих попюсов которого  вл етс  входами формировател  23 шины управлени , а втора  группа (РПР, ЧТЗУ, ЧТВВ, ЗПЗУ, ЗПВВ) - его выходами. На информационных полюсах формируютс  биты коммутируемых данных, а на управл ющих - сигналы, определ ющие моменты подключени  внешних устройст Например, по единичному сигналу СНХР осуществл етс  передача слова состо ни  из двунаправленных усилителей- формирователей 22 в формирователь 23 шины управлени . Таким образом, на первый вход синхронизации (СНХР) формируетс  сигнал от своего входного абонента, например процессора. Аналогично от входных абонентов должны посылатьс  сигналы ЗТГ, ЧТ, СТРБ и ВМ. Они поступают, начина  с первого по п тый входы формировател  23 шны управлени , с выходов которого затем образуютс  следующие сигналы дл выходных абонентов (например, модулей пам ти или вводных-выводных устройств ): Flip, ЧТЗУ, ЗПЗУ, чтвв изпвв

Узел 8 фиксации канала (фиг.З) содержит два многовходовых элемента И-НЕ 24 и 25, двухвходовой элемент И 26, инвертор 27, два двухвходовых элемента ИЛИ 28 и 29 и RS-триггер 30 Первые входы элементов И-НЕ 24 и 25 подсоединены к первому тактируемому входу узла 8 фиксации канала, второй тактируемый вход которого соединен с С-входом синхронизации RS-триг- гера 30, S-вход которого подключен к выходу второго элемента ИЛИ 29,а R-вход - к входу сброса узла. При этом S-выход RS-триггера 30 св зан с первым входом двухвходового элемента И 26, а R-выход - с выходом включени  узла 8 фиксации канала, выход 21 блокировки которого подсоединен к выходу первого двухвходового элемента ИЛИ 28, первый вход которого соединен с выходом первого много- входового элемента И-НЕ 24, а второй вход - с выходом второго многовходо- вого элемента И-НЕ 25, вторым входом двухвходового элемента И 26 и входом инвертора 27, выход которого подключен к первому входу второго

0

5

элемента ИЛИ 29, соединенного вторым входом с выходом двухвходового элемента И 26. Далее первый сигнальный вход узла 8 фиксации канала соединен с вторыми входами многовходовых элементов И-НЕ 24 и 25, а его второй сигнальный вход - с третьими входами многовходовых элементов И-НЕ 24 и 25. Последующий вход многовхо- дового элемента И-НЕ 25 подсоединен к первому входу блокировки узла 8 фиксации канала, остальные входы блокировки которого  вл ютс  соответствующими входами многовходового элемента И-НЕ 25.

Программируемый формирователь 9 потенциалов (фиг.4) содержит р-раз- р дный регистр 31, группу из р двух0 входовых элементов И 32, счетчик 33, р-входовой элемент И 34 и элемент 35 задержки. Вход 19 синхронизации подсоединен к первому входу устройства , который соединен с управл ющим входом регистра 31, остальные р входов которого соединены с входами 20 записи, и счетным входом счетчика 33, р параллельных входов дл  записи числа которого подсоединены к выходам р двухвходовых элементов И 32, первые входы которых подключены к р параллельным выходам регистра 31, а вторые инверсные входы объединены между собой и соединены с выходом элемента 35 задержки. Параллельные выходы счетчика 33 соединены с входами р-входового элемента И 34, а последний инверсный выход счетчика 33 соединен с первым выходом программируемого формирова- ел  9 потенциалов, на котором образуетс  регулируемый потенциал (П,), и входом элемента 35 задержки. Выход р-входового элемента И 34 соединен с вторым выходом программируемого формировател  9 потенциалов, на котором фиксируетс  в определенный момент второй потенциал (П). Взаимное расположение потенциалов П, и П4 относительно друг друга представлено на временной диаграмме (фиг.5).

Матричный распределитель работает циклически по по влению нового

е потенциала П,, формирование которого зависит от кода, записанного в регистр 31. От этого р-разр дного кода зависит и длина потенциала П1. Например, записано некоторое число

0

5

0

5

0

m в регистр 31 по импульсу на входе 19 синхронизации через входы 20 записи . Тогда в тот момент, когда в счетчике 33 сформируетс  нулевой код, на входе элемента 35 задержки по вл етс  нулевой потенциал, который с некоторой задержкой открывает все элементы И 32, через которые происходит перезапись числа m из ре- гистра 31 в счетчик 33. С этого момента на первом выходе программируемого формировател  9 потенциалов по вл етс  высокий уровень потенциалов П1 и он присутствует до тех пор, пока на счетном входе счетчика 33 вычитаютс  импульсы, поступающие с входа 19 синхронизации. За один импульс до образовани  нул  (или модул  значени  р) на выходе эл мента И 34 формируетс  потенциал n.j, который по вл етс  на втором выходе программируемого формировател  9 потенциалов.

При по влении потенциала П1 на входах узлов 8 фиксации канала открываютс  многовходовые элементы И-Н 24 и 25 (фиг.З) и с этого момента начинаетс  процесс группового поиска и фиксации каналов в матрице 7 фикса ции каналов. Если несколько входных и выходных абонентов включили в это врем  свои сигнальные шины 12 и 15, то импульсы с них поступают во все узлы 8 фиксации канала, наход щиес  на пересечении включенных вертикальных 12 и горизонтальных 15 шин. Однако за счет наличи  блокирующих сигналов на вертикальных шинах 13 блокировки или горизонтальных шинах 16 блокировки в строке включаютс  только самые левые, а в столбце самые верхние узлы 8 фиксации канала. Нулевой сигнал блокировки на входах 1 элементов И-НЕ 25 определ ет еди- ничный сигнал на его выходе и тем самым через инвертор 27 и элемент ИЛ 29 формирует нулевой сигнал на S-вх де RS-триггера 30. Аналогичньй эффект возникает и при по влении нуле- вого сигнала с выхода 21 блокировки того узла 8 фиксации канала, который находитс  левее в строке и выше в столбце. Таким образом, образуютс  как бы условные ветви про- дерева с корневой вершиной, включенной автоматически сигналами с соответствующих сигнальных шин 12 и 15. В матрице 7 фиксации каналов данное

продерево образовано за счет соединени  выходов 21 блокировки с входами блокировки всех последующих узлов 8 фиксации канала в строке и в столбце.

Следовательно,только в узлах 8 фиксации канала, соответствующих корневым вершинам продерева, с выходов многовходовых элементов И 24 и 25 образуютс  нулевые сигналы, которые формируют через элементы ИЛИ 28 сигналы запрета на выходах 21 блокировки дл  других узлов и через инверторы 29 образуют единичные сигналы на S-входах RS-триггеров 30. С по влением данных сигналов по потенциалу П происходит переброс необходимых RS-триггеров в единичное состо ние и образуетс  нулевой потенциал на R-выходах и на выходах включени  требуемых узлов 8 фиксации канала. По нулевым сигналам включени  происходит запуск через управл ющий полюс (ВМ) необходимых системных контроллеров 2 коммутатора 1.

После настройки системных контроллеров 2 через группу вертикальных коммутируемых шин 3 входные абоненты могут передать сообщени  выходным абонентам на их горизонтальные коммутируемые шины 5. По данным сообщени м прекращаетс  формирование потенциалов на вертикальных 12 и горизонтальных 15 сигнальных шинах тех абонентов, дл  которых образованы возможные каналы. После этого системные контроллеры 2 могут формировать в зависимости от режимов работы и поступающих на них кодов соответствующие управл ющие сигналы на двух группах управл ющих шин 4 и 6.

В каждом следующем аналогичном цикле во включенных узлах 8 фиксации канала через элементы И 26 и ИЛИ 29 проиходит вновь перезапись единичного состо ни  RS-триггера 30. Так продолжаетс  до тех пор, пока абонент, соединенный со своей вертикальной шиной 18 сброса, не сформирует сигнал, по которому через R-вход RS-триггера 30 происходит установка его в нулевое состо ние.

Claims (1)

1. Формула изобретени 

   Матричный распределитель, содержащий две матрицы, перва  из которых состоит из пхп узлов фиксации канала,

   каждый из которых содержит RS-триг- гер, элемент И-НЕ, первый вход которого подсоединен к первому тактируемому входу узла фиксации канала, второй тактируемый вход которого соединен с С-входом синхронизации RS-триг- гера, R-вход которого подключен к входу сброса узла фиксации канала, элемент И, инвертор и элемент ИЛИ, отличающийс  тем, что, с целью упрощени , уменьшени  времени поиска дл  производного числа каналов и расширени  функциональных возможностей за счет возможности однородного матричного наращивани  структуры при одновременной фиксации каналов в свободном режиме искани , втора  матрица выполнена в виде матрицы пхп системных контроллеров , каждый из которых содержит первую и вторую группы информационных полюсов, первую и вторую группы управл ющих полюсов группы, вертикальных коммутационных шин, поочередно соединенных в каждом столбце матрицы с первыми группами информационных полюсов п системных контроллеров , у которых перва  группа уп-- равл ющих полюсов, кроме последнего, соединена между собой группой из четырех вертикальных управл ющих шин, группы горизонтальных коммутируемых шин, объедин емых в каждой строке матрицы с второй группой информационных полюсов п системных контроллеров, у которых втора  группа управл ющих полюсов соединена между собой группой горизонтальных управл ющих шин, при этом каждый системный контроллер содержит усилители-формирователи, информационные полюса которых соединены соответственно с первой и второй . группами информационных полюсов системного контроллера, а управл ющие выходы их подсоединены к управл ющим входам формировател  шины управлени , содержащего регистр состо ни , параллельные входы которого соединены с управл ющими входами формировател  шины управлени , в который входит логическа  схема, соединенна  первой группой входов с параллельными выходами регистра состо ни , а второй группой входов - с первой группой управл ющих полюсов системного контроллера , кроме его первого, который подсоединен к инверсному управл ющему входу регистра состо ни , причем

   5

   0

   5

   первый выход логической схемы соединен с управл ющим входом усилителей- формирователей, а остальные выходы логической схемы соединены с второй группой управл ющих полюсов системного контроллера, кроме этого, в устройстве содержитс  программируемый формирователь потенциалов, первый вход которого соединен с входом синхронизации устройства, а остальные входы - с входами записи устройства , содержащего первую группу из п, расположенных по строкам первой матрицы многовходовых элементов И, выходы каждого из которых соединены с выходной горизонтальной шиной блокировки , вторую группу из п расположенных по столбцам первой матрицы многовходовых элементов И, выходы каждого из которых подсоединены к выходной вертикальной шине блокировки , в каждом столбце первой матрицы вертикальную шину сброса, котора  соединена с входами сброса узлов фиксации канала, вертикальную сигнальную шину, котора  соединена с первыми cm нальными входами узлов фиксации канача даннсч о столбца, и Q входную вертикальную шину блокировки, котора  подсоединена к первым лхо- дам блокировки узлов фиксации канала , к первому входу соответствующего многовходового элемента И данного столбца первой матрицы, в каждой строке которой содержитс  горизонтальна  шина, котора  соединена в ней с вторыми сигнальными входами узлов фиксации канала, входна  горизонталь- на  шина блокировки, котора  соединена с вторыми входами блокировки узлов фиксации канала данной строки и первым входом соответствующего из второй группы многовходового элемента И два выхода программируемого формировател  потенциалов подсоединены к двум тактируемым входам каждого узла фиксации канала, в котором содержитс  выход включени , который соединен с последним из первой группы управл ющих полюсов соответствующего системного контроллера , наход щегос  на пересечении того же столбца и строки во второй матрице, и выход блокировки, который в (i,j)-M узле фиксации канала (i 1,n, j 1,п) подсоединен в строке и в столбце первой матрицы к остальным входам блокировки всех

   5

   0

   5

   0

   5

   последующих узлов фиксации канала, номера которых принимают значени  в строке i+1, i+2,...,п, а в столбце j+1,j+2,...,n, и входам соответствующих многовходовых элементов И из первой и второй групп, расположенных также в 1-й строке и j-м столбце первой матрицы, в каждый узел фиксации канала которой введены второй элемент ИЛИ и второй многовходо- вый элемент И-НЕ, первый вход которого подсоединен к первому тактируемому входу узла фиксации канала, выход включени  которого соединен с R-выходом КЗ-триггера, S-выход которого соединен с первым входом элемента И, второй вход которого подключен к выходу второго- многовходово го элемента И-НЕ, второй вход кото- рого соединен с вторым входом перво

   0

   5

   го многовходоврго элемента И-НЕ и первым сигнальным входом узла фиксации канала, второй сигнальный вход которого соединен с третьими входами двух многовходовых элементов И-НЕ, выход первого из которых присоединен к входу первого элемента ИЛИ, выход которого соединен с выходом блокировки узла фиксации канала, входы блокировки которого подключены к остальным входам второго многовходового элемента И-НЕ, выход которого также подключен к второму входу первого элемента ИЛИ и входу инвертора, выход которого подсоединен к первому входу второго элемента ИЛИ, второй вход которого соединен с выходом элемента И, а выход - с S-входом RS-триг- гера.

   ft

   Фиг,;

   Фи&З

   Редактор И.Дербак

   Составитель Л.Скобелева

   Техред Л.Сердюкова Корректор Н.Король

   Заказ 2014

   Тираж 566

   ВНИИПИ Государственного комитета по изобретени м и открыти м при ГКНТ СССР 113035, Москва, Ж-35, Раушска  наб., д. 4/5 ,

   Производственно-издательский комбинат Патент, г. Ужгород, ул. Гагарина, 101

   Фиг Л

   Фиг.5

   Подписное