RU1807566C - Устройство декодировани дл коррекции одиночных ошибок с одноразр дным выходом - Google Patents

Abstract

Изобретение относитс  к вычислительной технике, а именно к устройствам контрол  запоминающих устройств, и может быть использовано дл  повышени  надежности полупроводниковых запоминающих устройств с одноразр дной организацией. Целью изобретени   вл етс  повышение надежности устройства за счет снижени  аппаратурных затрат при декодировании ; Изобретение относитс  к вычислительной технике, а именно к устройствам контрол  запоминающих устройств, и может быть использовано дл  повышени  надежности запоминающих устройств с одноразр дной организацией. Целью изобретени   вл етс  повышение надежности устройства за счет снижени  аппаратурных затрат при коррекций одиночных ошибок модульными кодами. На фиг. 1 представлена блок-схема устройства; на фиг. 2 - реализаци  третьего мультиплексора; на.фиг. 3 -одна из возможодиночных ошибок модульными кодами. Это достигаетс  использованием проверочных матриц модульных кодов, введением третьего мультиплексорй и преобразовател  адреса, новых св зей Введение этих блоков позвол ет вычисл ть не полный набор разр дов проверок «а четность, а только два разр да и, кроме того, уменьшать до одного число Элементов И и сумматоров по модулю два. В св зи с этим уменьшаетс  в b раз (b - длина модул ) сложность блока формировани  четности, число элементов И и корректирующих сумматоров по модулю два, что приводит к сокращению аппаратурных затрат на реализацию устройства декодировани  дл  коррекции одиночных ошибокv| одноразр дным выходом, а слёдовательйо, к повышению Надежности устройства. Устройство декодировани  дл  коррекции одиночных ошибок с одноразр дным выходом содержит три мультиплексора, блок формой ровани  четности, преобразователь а|ф|ёсЈ корректирующий сумматор по мОду/пЬi&d Ц элемент И. 4 ил, 1 табл.- . -... - - .;-.. . -: .-:..1... J .,- 1 -„ ных реализаций преобразовател  адреса, построенного соЫасно таблице йстинНобти (таблица 1); на фиг. 4 - проверочна  матрица используемого модульногоi Д Устройство декодировани  дл  коррекции одиночных ошибок с одноразр дным выходом, содержащее первый 1/ второй 2, третий 3 мультиплексоры, блок 4 формировани  четности, элемент И 5, корректирующий сумматор 6 по модулю два, преобразователь адреса 7, информацион ные входы 8 первого и третьего мультиплексора соединены с контрольными и 00 I сь О

Description

информационными входами устройства, адресные входы 9 первого мультиплексора соединены с первыми адресными входами преобразовател  адреса и первыми адресными входами устройства, вторые адресные входы 10 преобразовател  адреса соединены с вторыми адресными входами устройства и адресными входами второго мультиплексора, выходы 11 преобразовател  адреса соединены с адресными входами третьего мультиплексора, выходы 12 первого мультиплексора соединены с информаци- 1нными входами второго мультиплексора и вторыми входами блока формировани  четности , первые входы 13 которого соединены с выходами третьего мультиплексора, первый 14 и второй 15 выходы блока формировани  четности соединены соотаетственно с первым и вторым входами элемента И, выход 16 которого соединен с первым входом корректирующего сумматора по моду-, лю два, второй 17 вход и выход 18 корректирующего сумматора по модулю два соединены с выходом второго мультиплексора и выходом устройства.

В примере конкретной реализации использован корректирующий код (24,16), позвол ющий корректировать как одиночные, так и модули ошибок длины b 4 за исключением ошибок во всех разр дах модул , проверочна  матрица которого дана на фиг. 4.

Устройство работает следующим образом . .

При считывании сигналы с контрольных и информационных разр дов 8 блока пам ти (не показан) поступают на первый 1 и третий 3 мультиплексоры под управлением сигналов на адресных входах 9; на выходах выдел ютс  сигналы с разр дов (1, 5, 9, 13, . 17), или (2, б, 10, 14, 18), или (3,7. 11, 15, 19), или (4, 8, 12, 16, 20), которые, поступа  на входы блока 4, формируют на выходе 14 сигнал четности, а на выходе 17 мультиплексора 2 под управлением вторых адресных входов 10 выдел етс  опрашиваемый разр д (один из четырех информационных присутствующих на выходах 12 мультиплексора 1). Одновременно в преобразователе адреса 7 происходит изменениесигнэлрв на входах d под управлением сигналов на входах

10 следующим образом (таблица).

Благодар  подобному преобразованию сигналов на входах 9 в сигналы на выходах

11 на выходы 13 мультиплексора 3 выдел ютс  сигналы с разр дов (1 , 8,11,14, 21), или (2,5,12,15,22), или (3, 6, 9,16, 23), или (4, 7, 10,13,24) в завйсимос-ги от опрашиваемого на выход устройства разр да (из какого из четырех модулей). Например, при опросе

0

0

5

0

первого разр да на выходы 13 мультиплексора 3 выдел ютс  (1, 8, 1.1, 14, 21) разр ды , а при опросе п того разр да -(2, 5, 12, 15, 22) разр ды. Эти разр ды, поступа  в блок 4, формируют второй разр д четности 15, Таким образом, на выходах 13 и 12 мультиплексоров 1, 3 всегда выдел ютс  разр ды , один из которых - опрашиваемый на выход устройства, а на выходах 14,15 блока 4 устанавливаютс  два разр да четности; При несоблюдении четности, т.е. когда на выходах 14 и 15 присутствуют единичные сигналы, фиксируетс  наличие ошибки в опрашиваемом разр де. В результате еди5 ничный сигнал с выхода 16 эле мента И 5 в сумматоре 6 инвертирует на обратный сигнал опрашиваемого разр да с выхода 17 мультиплексора 2; на выход 18 устройства поступает исправленный сигнал опрашиваемого разр да.

Таким образом, технико-экономическое преимущество предложенного устройства декодировани  дл  коррекции одиночных ошибок с одноразр дным выходом по сравнению с прототипом заключаетс  в повышении надежности устройства за счет снижени  аппаратурных затрат благодар  исключению блоков перестановки и сравнени , уменьшени  до двух разр дов четности (вместо 2b)v до одного элементов И и корректирующего сумматора (вместо b элементов И и b сумматоров).

Claims (1)

1. Формула изобретени  Устройство декодировани  дл  коррек5 ции одиночных ошибок с одноразр дным выходом, содержащее блок формировани  четности, первый и второй мультиплексоры, корректирующий сумматор по модулю два и элемент И, причем информационные входы первого мультиплексора  вл ютс  информационными и контрольными входами устройства , первыми адресными входами которого  вл ютс  адресные входы первого мультиплексора, адресные входы второго мультиплексора  вл ютс  вторыми адресными входами устройства, первый и второй выходы блока формировани  четности соединены соответственно с первым и вторым входами элемента И, выход которого соединен с первым входом корректирующего сумматора по модулю два, от л и ч а ю ще ес   тем, что, с целью повышени  надежности за счет снижени  аппаратурных затрат, в него введены преобразовали адреса и третий мультиплексор, информационные входы которого соединены с информационными и контрольными входами устройства, адресные входы третьего мультиплексора соединены с выходом преобразовател  адреса, первый и второй входы которого соединены

   0

   5

   0

   5

   соответственно с первыми и вторыми адресными входами устройства, выходы третьего мультиплексора соединены с первыми входами блока формировани  четности , вторые входы которого и информационные входы второго мультиплексора соответственно объединены и . подключены к выходам первого мультиплексора , выход второго мультиплексора соединен с вторым входом корректирующего сумматора по модулю два, выход которого  вл етс  выходом устройства.,

   ;Н

   ....... to-3;,..

   i : 4 sr 6 ifl iiu iitttfttii Й19Й лШ2&

   ....-. i i i i i.

   : i, 1 , i ,1 t--.;-,-.l ;;;;: -Л

   V:; ::S; ;:;;- i--;: ;:%

   A.

   ,.J.