SU1425849A2 - Устройство дл исправлени @ -кратных ошибок - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в устройствах переработки и передачи дискретной информации. Цель изобретени  - расширение функ- .j гг 1 Л циональных возможностей за счет коррекции t-кратных ошибок. Устройство содержит регистр 1 приемных элементов , группу 2 сумматоров по модулю два, дешифратор 3, группу 4 элементов ИЛИ, элементы ИЛИ 5,6 и 18, элементы ИЛИ-НЕ 7 и 8, элементы И 9,10, 16 и 17, группу 11 элементов И, регистр 12 сдвига, элемент НЕ 13, (t-2) блоков 14 коррекции, блок 15 фиксации кратности ошибок, элементы 19 и 20 задержки, информационные входы 21 и выходы 22, управл ющий вход 23, выход 24 Готовность, выход 25 однократной ошибки, выходы 26 с двукратной по t-кратную ошибки. 2 з,п. ф-лы, 2 ил. (О ел ш 4 IN9 СП 00 4 СО

Description

w

26

N)

cpvsi

Изобретение относитс  к вычислительной технике, может быть использовано в устройствах переработку и передачи дискретной информации и  вл етс  усовершенствованием устройства по авт.ев, № 1095183.

Цель изобретени  - расширение функциональных возможностей устройства за счет коррекции t-кратных ошибок .

На фиг. 1 приведена структурна  схема устройства; на фиг.2 - блок фиксации кратности ошибок.

Устройство содержит регистр 1 приемных элементов, группу 2 сумматоров по модулю два, дешифратор 3, группу 4 элементов ИЛИ, первый 5 и второй 6 элементы ИЛИ, первый 7 и второй 8 элементы ИЛИ-НЕ, первый 9 и второй 10 элементы И, группу 11 элементов И, регистр 12 сдвига, элемент НЕ 13, (t-2) блоков 14 коррекции, блок 15 фиксации кратности ошибок, третий

16 и четвертый 17 элементы И, третий 25 и элемент 19 задержки выдаетс  на

элемент ИЛИ 18, первый 19 -и второй 20 элементы задержки, информационные входы 21, информационные выходы 22, управл ющий вход 23, выход 24 Готовность , выход 25 однократной ошиб- ЗО гистре 1 производитс  исправление

ки, выходы 26 с двукратной по t-крат ную ошибки.

Каждьй блок 14 коррекции содержит дешифратор 27, элемент И 28, счетчик 29 импульсов, элемент ИЛИ 30. Блок 15 фиксации кратности ошибок содержит () триггеров 31 и (t-2) элементов И 32.

Устройство работает следующим образом.

В исходном состо нии регистр 1 приемных элементов и счетчики 29 обнулены. На входы 21 поступает де- кодируемое слово и записываетс  в регистр 1. Далее предполагаетс , что поступившее слово закодировано с помощью избыточного кода, поз1вол ющего исправл ть t-кратные ошибки. После приема слова в регистр 1 на управл ющий вход 23 устройства подаетс  единичный импульс, свидетельствующий о начале декодировани  слова. По этому сигналу производитс  обнуление регистра 12 сдвига.

Рассмотрим процесс функционировани  устройства при различных ситуа- ци х, которые могут возникнуть при декодировании слова.

Пусть в прин том слове нет ошибок . При этом записанное в регистр 1 слово без изменений через группу

2 сумматоров по модулю два поступает на входы дешифратора 3. На одном из выходов дешифратора 3, которые соединены с входами элемента ИЛИ 5, имеетс  единичный уровень. Этот единичный сигнал поступает на вход 24 и свидетельствует о том, что с информационных выходов 22 устройства можно считьшать декодированное слово . Одновременно этот сигнал поступает .на вход элемента НЕ 13. За счет этого элементы И 16 и 17 закрыты. На выходах 25 и 26 в этой ситуации код О.

Если в прин том слове одна ошибка , единичный сигнал с входа 23 устройства поступает на элемент И 16 и открывает его, так как с выхода элемента НЕ 13 поступает код 1. Единичный сигнал через элемент ИЛИ 18

вход группы 11 элементов И. По этому сигналу открываетс  один из элементов И 11, соответствующий разр ду , прин тому с искажением, и в ре

искаженного разр да путем инвертировани  . На одном из выходов дешифратора 3, соединенном с входами элемента ИЛИ 5, по вл етс  единичный уровень, который выдаетс  на выход 24, свидетельству  об окончании декодировани  слова. Одновременно на выходе элемента НЕ 13 по вл етс  код О, который запрещает работу элемента и 16. Декодированное слово выдаетс  на выходы 22 устройства.

Пусть в прин том слове две ошибки . В этом случае ни на одном выхо- де дешифратора 3 не будет единичного сигнала. На выходах элементов ИЛИ 4- 6 код О. На вьпсоде элемента ИЛИ- НЕ 7 и, следовательно, на первом входе блока 15 фиксации кратности ошибок код 1, который преобразуетс  в сигнал, свидетельствующий о наличии двойной ошибки. Регистр 12 сдвига предварительно обнулен сигналом с входа 23. Поэтому на выходе элемента ИЛИ-НЕ 8 код 1 и единич- ньй уровень с выхода элемента ИЛИ- НЕ 7 открьшает элемент И 9, и производитс  запись единицы в младший разр д регистра 12 сдвига.

Далее рассмотрим два случа ; одна из ошибок возникла в младшем разр де прин того слова; в младшем разр де прин того слова нет ошибок. Младшие разр ды прин того слова располагаютс  в разр дах регистра 1, показанных справа. В первом случае по вление 1 на выходе младшего разр да регистра 12 сдвига приводит к тому, что младший искаженный разр д прин того слова с помощью группы сумматоров по модулю два инвертируетс . При этом на выходе группы 2 сумматоров по модулю два по вл етс  слово, содержащее всего лишь одну ошибку. Поэтому на соответствующем выходе дешифратора 3 по вл етс  код 1, который поступает на выход одного из элементов 4 ИЛИ. С по влением кода 1 на выходе элемента 19 открываетс  один из элементов И 11, и втора  ошибка исправл етс . На одном выходе дешифратора 3, средилю два по вл етс  слово, содержащее одиночную ошибку. Коррекци  одиночной ошибки производитс , как и в предыдущем случае. Отличие заключае с  лишь в том, что единичный сигнал 15 на первом выходе элемента 19 задерж ки по вл етс  за счет цепи обратной св зи через открытый элемент И 17. Если ошибки содержатс  не,в первом и втором разр дах а в старших, то за счет подачи на выход элемента 20 соответствующего количества единичных сигналов производитс  сдвиг 1 в регистре 12 на требуемое число ра р дов.. Исправленное слово поступает

. ненном с входами элемента ИЛИ 5, по- 25 на выход 22 устройства, при этом на  вл етс  единичный сигнал, который проходит на выход элемента ИЛИ 5 и свидетельствует об окончании декодировани  прин того слова. Одновревыходе 24-код 1, св1 цетельствующий об окончании декодировани  слова.

Пусть в прин том слове ошибка кратности больше двух. В этом случа сдвиг 1 в регистре 12 сдвига производитс  до конца. После чего 1 с выхода регистра 12 сдвига поступает вместе с сигналом с выхода эле мента 20 на элемент И 28 первого блока 14 коррекции и с его выхода на счетчик 29, устанавлива  его в положение два. На выходе дешифратора 27 первого блока 14 коррекции, подключенного к счетчику 29, по вл етс  единичный сигнал. Тот же сигнал со счетчика 29 поступает и на элемент ИЛИ 30 и с него на блок 15 фиксации кратности ошибки, свидетельству  о наличии трехкратной ошибки.

менно код О с выхода элемента НЕ 13 Поступает на вход элементов И 16 и 12 и запрещает их работу. Кроме того, код О с выхода элемента ИЛИ-НЕ 7 поступает на вход элемента И 10 и запрещает прохождение единичного сигнала с выхода элемента 20 в шину синхроимпульсов сдвига регистра 12. Исправленное слово выдаетс  на выходы 22 устройства. При этом младший разр д слова корректируетс  за счет наличи  1 в младшем разр де регистра 12, а другой искаженный, разр д проинвертирован за счет подачи кода 1 на соответствующий триггер регистра 1.

Рассмотрим теперь случай, когда при двойной ошибке в младшем разр де прин того слова нет ошибок. В этом случае по вление 1 в младшем разр де регистра 12 не приводит к по влению ее на выходе группы 2 сумматоров по модулю два. Следовательно, на всех выходах дешифратора 3 код О. Единичный сигнал с выхода элемента ИЛИ-НЕ 7 разрешает прохождение кода 1 с выхода элемента 20. По этому сигналу производитс  сдвиг на один разр д влево содержимого регист ра 12. Так как на выходе элемента

5849

ИЛИ-НЕ 8 код О

то элемент И 9 закрыт. Следовательно, в регистре 12 код 1 будет только во втором разр де. Если одна из ошибок в прин том слове возникла во втором разр де , то с по влением 1 в соответствующем разр де регистра 12 на выходе группы 2 сумматоров по моду

лю два по вл етс  слово, содержащее одиночную ошибку. Коррекци  одиночной ошибки производитс , как и в предыдущем случае. Отличие заключаетс  лишь в том, что единичный сигнал на первом выходе элемента 19 задержки по вл етс  за счет цепи обратной св зи через открытый элемент И 17. Если ошибки содержатс  не,в первом и втором разр дах а в старших, то за счет подачи на выход элемента 20 соответствующего количества единичных сигналов производитс  сдвиг 1 в регистре 12 на требуемое число разр дов .. Исправленное слово поступает

на выход 22 устройства, при этом на

5 на выход 22 устройства, при этом на

0

5

0

5

0

5

выходе 24-код 1, св1 цетельствующий об окончании декодировани  слова.

Пусть в прин том слове ошибка кратности больше двух. В этом случае сдвиг 1 в регистре 12 сдвига производитс  до конца. После чего 1 с выхода регистра 12 сдвига поступает вместе с сигналом с выхода элемента 20 на элемент И 28 первого блока 14 коррекции и с его выхода на счетчик 29, устанавлива  его в положение два. На выходе дешифратора 27 первого блока 14 коррекции, подключенного к счетчику 29, по вл етс  единичный сигнал. Тот же сигнал со счетчика 29 поступает и на элемент ИЛИ 30 и с него на блок 15 фиксации кратности ошибки, свидетельству  о наличии трехкратной ошибки.

Выходы дешифратора 27 первого блока 14 коррекции соединены с входами сумматоров 2 по модулю два-. Далее происходит запись 1 в лшад- ший разр д регистра 12 сдвига. Если две ошибки из трех наход тс  в первом и втором разр дах прин того слова , то на выходе группы 2 сумматоров по модулю два получаетс  слово, содержащее всего оДну ошибку. Така  J ошибка исправл етс , как бьшо рассмотрено ранее.

Если же ошибки не в первом и втором разр дах, то производитс  переш

мещение 1 в регистре 12 сдвига до - тех пор, пока не будет исправлена трехкратна  ошибка. Если же она не будет исправлена, то по вление 1 на выходе регистра 12 сдвига приводит к увеличению содержимого счетчика 29 первого блока 14 на единицу , т.е. на третьем выходе дешифратора 27 по вл етс  единичный сигнал, и поиск ошибочной комбинации продолжаетс .

При наличии опшбки кратности больше трех 1 пробегает по всем выходам дешифратора 27 первого блока 14 {коррекции, поступа  вместе t 1 с выхода элемента 20 задержки на Элемент И 28 второго блока 14 коррекции, и открывает его. При этом содержи- :мое счетчика 29 второго блока 14 коррекции увеличиваетс  на единицу, 1 с выхода дешифратора 27 второй сту- :пени устанавливает счетчик 29 той же ступени в единицу.

Далее производитс  последовательное перемещение 1 в регистре 12 сдвига. Затем производитс  смещение на один разр д 1 в дешифраторе 27 первой ступени. После прохождени  ее до конца в дешифраторе 27 добавл етс  1 в счетчик 29 второй ступени , т.е. происходит перемещение в дешифраторе 27 второй ступени на один разр д. Этот процесс продолжаетс  до тех пор, пока на входах группы 2 сумматоров по модулю два не по витс  комбинаци , соответствующа  трехкратной ошибке. Исправление ошибки в последнем четвертом из разр дов производитс , как исправление одно-кратной ошибки.

Исправление ошибок большей кратности производитс  аналогично с помощью последующих ступеней счетчика и дешифраторов. Количество этих ступеней равно t-2. Таким образом, предлагаемое устройство позвол ет исправл ть ошибки в случае, когда используетс  корректирующий код определенной мощности.

Сигналы с каждой ступени дешифраторов 27 поступают на входы блока 15 фиксации кратности ошибок и свидетельствуют о кратности ошибки. Выдачу сигнала об ошибке меньшей кратности блокируетс . При по влении однократной ошибки после исправлени  фиксируетс  именно она.

Таким образом, устройство позвол ет корректировать ошибки кратности не более t и выдавать сигналы о крат- ности ошибок.

Claims (3)

1. Устройство дл  исправлени  tкратных ошибок по авт.. № 1095183, отличающеес  тем, что, с целью расширени  функциональных возможностей за счет коррекции t-крат- ных ошибок, в него введены блок фиксации кратности ошибок и (t-2), где t - кратность исправл емой ошибки, блоков коррекции, первый вход первого блока коррекции подключен- к дополнительному выходу регистра сдвига,

первьм выход каждого блока коррекции , кроме (t -2)-ro, соединен с первым входом последующего блока коррекции , вторые входы блоков коррекции объединены и подключены к выходу второго элемента задержки, вторые выходы каждого j-ro блока коррекции.

где

j 1, (t-2), , п коли

чество символов входного кода, под- ключены к (j+2)-M входам сумматоров по модулю два с (j+1) - (n-j) группы, выход первого элемента ИЛИ-НЕ и третьи выходы блоков коррекции подключены к входам блока фиксации кратности ошибок, соответственно с первого по (t-1)-й, выходы узла фиксации кратности ошибок  вл ютс  выходами

кратности ошибок устройства. I.

2. Устройство поп.1,отличающеес  тем, что каждьй блок коррекции содержит дешифратор, элемент ШШ, счетчик импульсов и элемент И, первый и второй входы которого  вл ютс  одноименными входами

блока, а выход подключен к первому входу счетчика, выходы которого подключены к соответствующим входам элемента ИЛИ и дешифратора, выход которого подключен к второму входу

счетчика импульсов и  вл етс  первьм выходом блока, группа выходов дещифратора и выход элемента 11ПИ  вл ютс  соответственно вторыми и третьим в ыходами блока.

3. Устройство поп.1,отлича- ю щ е е с   тем, что блок фиксации кратности ошибок содержит (t-1) триггеров и (t-2) элементов И, входы триггеров  вл ютс  входами блока.

71425849«

пр мые выходы триггеров с 1:(t-2) где : (t-1), подключены к К-м подключены соответственно к первым входам (К-1)-го элемента И, выходы входам одноименньгх элементов И, ин- элементов И и пр мой выход (t-l)-ro версные выходы каждого К-го триггера, триггера  вл ютс  выходами блока.

Фиг. 2