SU1605275A2 - Устройство дл приема сигналов, закодированных с избыточностью - Google Patents

Abstract

Изобретение относитс  к технике и может быть использовано в системах передачи информации. Цель изобретени  - повышение достоверности приема информации. Устройство содержит блок 1 фазовой автоподстройки, синхронизатор 2, первый 3 и второй 13 решающие блоки, детектор 4 качества, формирователь 5 гипотетических сигналов, блок 6 управлени , формирователь 7 сигналов, элемент 8 задержки, блок 9 свертки, блок 10 сравнени , блоки 11, 12 ключей, интеграторы 14, 22, аналоговый элемент 15 пам ти, формирователь 16 пороговых уровней, счетчик 17 импульсов, кодер 18, модул тор 19, вычитатель 20, умножитель 21, пороговый элемент, управл емый усилитель, регистр. Устройство позвол ет обрабатывать двукратные повторы передаваемой информации и оценивать результат работы декодировани . 1 з.п. ф-лы, 3 ил.

Description

Изобретение относитс  к технике св зи, может быть- использовано в системах передачи данных и  вл етс  усовершенствованием устройства по авт.св. № 1265827.

Цель изобретени  - повышение достоверности приема информации за счет двухкратного повторени  передаваемой информации и более полного использовани  избыточности сообщений

На фиг,1 представлена функциональна  схема устройства дл  приема сигналов , закодированных с избыточно- стью; на фиг.2 - структурна  схема блока управлени  устройства; на фиг.З - структурна  схема формировател  гипотетических сигналов.

Устройство содержит блок 1 фазовой автоподстройки частоты,синхро- низатор 2, первый решающий блок 3, детектор 4 качества, формирователь 5 гипотетических сигналов, блок 6 управлени , формирователь 7 сигналов, элемент 8 задержки, блок 9 свертки, блок 10 сравнени , дополнительный блок 11 ключей,, блок 12 ключей,второй решающий блок 13, интегратор 14, аналоговый элемент 15 пам ти, формирователь 16 пороговых уровней, счет- чик 17 импульсов, кодер 18, модул тор 19,.вычитатель 20, умножитель 21, дополнительный интегратор 22, пороговый элемент 23, управл емый усилитель 24, регистр 25.

Блок 6 управлени  (фиг.2) содержиГ дешифратор 26 маркера (суперцикла), синхронизатор 27, цифроаналоговый пробразователь 28. Первый 29 и второй 30 пороговые блоки и ключи 31 на фиг.1-3 не показаны.

Вариант технической реализации формировател  5 гипотетических сигналов представлен на фиг.З. В состав формировател  5 вход т счетчик 5.1 стираний, ключи 5.2, дешифратор 5.3, схемы ИЛИ 5.4, логические схемы, состо щий из элементов И 5.5, НЕ 5.6, ИЛИ 5.7, НЕ 5.8, И 5.9, сдвигающие регистры 5.10 и модул торы 5.11.

Формирователь сигналов предназначен дл  формировани  интервала интегрировани , может быть реализован на основе регистра циклического сдвига на два разр да (при использовании двухкратного повторени ). В началь- ный момент времени по сигналу с третьего выхода блока управлени  записы логическа  1, а во второй

Q

5

0 5 п

Q .

5

0

754

логический О. Сдвиг информации по регистру происходит по сигналу Конец цикла (конец кодовой комбинации) с второго выхода блока управлени . При считывании 1 из первого разр да во второй одновременно с записью сигнал подаетс  на первый управл ющий вход интегратора, а при считывании 1 из второго разр да и записи в первый разр д - на второй управл ющий вход интегратора.

Регистр предназначен дл  хранени)ч К информационных разр дов, которые поступают с выхода второго решающего блока, и выдачи их на выход устройства .

Кодер предназначен дл  приведени  избыточности обработанных кодовых комбинаций с выхода второго решающего блока к избыточности входных кодовых комбинаций, модул тор - дл  преобразовани  обработанных в устройстве сигналов к виду канальных,, вычитатель - дл  определени  различи  непрерывных - канального и регенерированного сигналов , а умножитель - дл  возведени  в квадрат сигнала с выхода блока вычитани  .

Дополнительный интегратор предназначен дл . накоплени  энергии разности двух повторов кодовой комбинации , пороговый элемент -.дл  срав- нени  уровн  сигнала с выхода интегратора с установленным порогом, синхронизатор предназначен дл  синхронизации работы устройства, а блок фазовой автоподстройки частоты - дл  формировани  опорного колебани .

Устройство ра ботает следующим образом .

Передача информации осуществл етс  двоичными сигналами путем формировани  информационных посылок, состо щих из нескольких повторов. Уровень, поступающих на вход устройства искаженных помехами двоичных .сигналов, мен етс  в зависимости от коэффициента передачи канала св зи.

Первый решающий блок 3 принимает решение по каждому элементу с задержкой на один такт рабочей частоты дискретного канала св зи и ошибаетс  тем чаще, чем интенсивней .помехи в канале св зи и чем меньше его коэффициент передачи. Одновременно с работой решающего блока 3 детектор 4 качества принимает решение о надежности прин ти  решени  блоком 3 по каж5160

дому элементу кодовой комбинации, В начальный момент времени блок 6 управлени  по прин той двоичной последовательности специальной конфигурации с выхода решающего блока 3 и сигналам детектора 4 качества определ ет границы кодовых слов (цикл), что соответствует по влению на его выходах

сигналов, определ ющих начало и конец д сигнала на входе второго порогового

обрабатываемых кодовых слов вторым решающим блоком 13, формирователем 5 гипотетических сигналов, блоком 12 ключей, блоком 9 свертки, формирователем 7 сигналов, кодером 15 и счетчиком 17 импульсов,В начальный момент Времени блок 6 управлени  одновременно по приходу первого элемента кодовой комбинации вьщает сигнал на сброс регистра 25 и начала работы формировател  сигналов, который в свою очередь определ ет начало и конец работы интегратора 19, Блок 6 управлени  (фиг,2) работает следующим образом. Войд  в синхронизм синхронизатор 27 на длине кодового слова вьщает цикловой сигнал на первый ход блока 6 управлени  и внутри блока 6 на дешифратор маркера 26 и ключ 31, Дешифратор 26 выдает сигнал на четвертый выход блока 6, определ ющий начало передачи новой кодовой комбинации. Цифроаналоговый преобразователь 28 по сигналу окончани  1-го повтора в аналоговой форме представл ет на пороговые элементы 29 и 30 число накопленных на длине посылки стираний. Значение пороговой величины первого порогового элемента

элемента 30, превьш1ающего значение и. , что позвол ет сформировать сигнал Запрет.

При недостаточной надежности

15 принимаемого элемента блоком 3 детек тор 4 качества вьщает сигнал Q на вход формировател  5 гипотетических сигналов, который формирует в виде строк матрицы гипотетические после20 довательности,

Если на длительности кодового сло ва не поступают стирани  от детектора качества 4, то счетчик 5,1 числа стираний пуст, ключи 5,2 закрыты, на входах дешифратора 5,3 сигналы отсутствуют , соответственно и на выходах тоже, что обеспечивает с помощью логической схемы, состо щей из элементов И 5,5, 5,9, НЕ 5,6, 5,8 и

30 ИЛИ 5, 7,последовательную запись в сдвигаюидие регистры 5,10 элементов двоичной кодовой последовательности с выхода решающего блока 3, причем в отсутствии сигналов Q во всех регистрах 5,10 будет записана одинакова  двоична  последовательность. Число п разр дов каждого регистра 5,1 равно длине кодового слова, а число всех регистров - 2 , В случае когда

25

35

30 ИЛИ 5, 7,последовательную запис сдвигаюидие регистры 5,10 элеме двоичной кодовой последовател с выхода решающего блока 3, пр в отсутствии сигналов Q во все гистрах 5,10 будет записана од ва  двоична  последовательност Число п разр дов каждого регис равно длине кодового слова, а всех регистров - 2 , В случае

29 равно значению корректирующей спо- Q имеют место сигналы стирани  Q собности кода в эквиваленте напр жетельности кодового слова, при п ступлении на вход счетчика 5,1 редного сигнала Q от детектора качества открываютс  ключи 5,2

ни , а знач-ение пороговой величины второго порогового элемента 30 в этом же эквиваленте равно разрешенному числу стираний KQ, св занного с минимальным кодовым рассто нием

минЕсли в момент по влени  сигнала

с выхода синхронизатора 26 сигнал на выходе цифроаналогового преобраПб-f

т,

зовател .28 ниже значени  U, число стираний находитс  в пределах корректирующей способности кода, то на выходе первого и второго пороговых элементов 29 и 30 нет сигналов (иflg,., .) J поэтому отсутствует запрещенный сигнал на входе ключа 31 и соответственно сигнал Запрос с третьего выхода блока 6.

Если же число стираний О превысит корректирующую способность кода, но будет меньше К, то на выходе первого порогового элемента 29 по витс  сигнал, который разблокирует ключи блока 12,

По вление числа стираний Q, пре- вьш1ающего KQ, приводит к по влению

элемента 30, превьш1ающего значение и. , что позвол ет сформировать сигнал Запрет.

При недостаточной надежности

принимаемого элемента блоком 3 детектор 4 качества вьщает сигнал Q на вход формировател  5 гипотетических сигналов, который формирует в виде строк матрицы гипотетические последовательности ,

Если на длительности кодового слова не поступают стирани  от детектора качества 4, то счетчик 5,1 числа стираний пуст, ключи 5,2 закрыты, на входах дешифратора 5,3 сигналы отсутствуют , соответственно и на выходах тоже, что обеспечивает с помощью логической схемы, состо щей из элементов И 5,5, 5,9, НЕ 5,6, 5,8 и

ИЛИ 5, 7,последовательную запись в сдвигаюидие регистры 5,10 элементов воичной кодовой последовательности с выхода решающего блока 3, причем в отсутствии сигналов Q во всех регистрах 5,10 будет записана одинакова  двоична  последовательность. исло п разр дов каждого регистра 5,10 авно длине кодового слова, а число сех регистров - 2 , В случае когда

меют место сигналы стирани  Q

имеют место сигналы стирани  Q

на длительности кодового слова, при поступлении на вход счетчика 5,1 очередного сигнала Q от детектора 4 качества открываютс  ключи 5,2 и- на

вход дешифратора 5,3 поступают сигналы с разр дов счетчика 5,1 емкостью KQ, подсчитывающего число стираний на длительности кодового слова.. Дешифратор 5,3 при поступлении первого сигнала стирани  подключает на запись разр д элемента кода с выхода решающего блока 3 через логические схемы на запись в соответствующие регистры 5,10, при этом элемент, поступающий с выхода блока 3, во внимание не принимаетс  и в столбце  чеек ам ти сдвигающих регистров 5,10

и

исываетс  равное количество

1, причем в верхней половине О

а в нижней 1. При поступлении на длине той же кодовой комбинации еще одного сигнала стирани  в счетчик 5. записываетс  еще один сигнал Q, при этом в очередном столбце  чеек пам ти сдвигаюг лх регистров 5.10 записываютс  в кажцдой из половинок строк, разбитых пополам, в Ьерхней части О, а в нижней 1. Таким образом, происходит каждый раз формирование очередного столбца разр дов регистра с приходом сигнала Q на длительности кодового слова до разрешенного числа -стираний Кп, св занного с минимальным кодовым рассто нием d|

соотношением

Q мин

определ ющим размер матрицы гипотетических последовательностей - пх2 .

На уровне двоичной последовательности это можно представить дл  одной из кодовых последовательностей циклического (п,К)-кода с парамет- раьш п 7, К 4, d,K 3, исправл юща  способность С 1.

Пусть передавалась последовательность 1110100, тогда при отсутствии сигналов О в регистрах 5,10 записываетс 

Г 1 1

1 1

О

о о о

о о о о

о о о о

5

0

5

0

сверток поступают в блок 10 сравнени , где входу с максимальным результатом свертки на выходе в соответствии ставитс  выходной сигнал 1 (а всем остальным О), разрешающий считывание с соответствующей строки матрицы формировател  5 (соответствующего сдвигающего регистра 5.10) последовательности во второй решающий блок 13.

Выход детектора 4 качества, как отмечалось выше, соединен также с входом блока 6 управлени , который подсчитывает число сигналов Q на длительности каждого кодового слова.Если их количество не превьш1ает корректирующей способности используемого дл  передачи сообщени  кода, то блок 8

открывает первый ключ блока 12 ключей , блокиру  остальные ключи, и элементы первой строки матрицы пам ти поступают в решающий блок 13, рабд- тающий в режиме исправлени  ошибок. В противном случае сигналом соответствующей строки матрицы пам ти открываетс  тот ключ дополнительного блока 11 ключей, на вход которого поступает сигнал, соответствующий максимальному результату сверток на длине j-го,кодового слова

Г

А1акс р Ес

м

n(t)-Sj(t) dt.

При по влении сигналов стирани  Q в первом и п том разр дах последовательности получаем

Каждый очередной сигнал, поступающий в регистры 5.10 на запись, ступает на соответствующий модул тор 5.11, с помощью которых производитс  к виду канальных сигналов S (t).

имеющих место по входу устройства.

Полученные таким, образом гипотетические сигналы S- (t) с выхода формировател  5 одновременно с входным сигналом Y(t) |M(t) S (t) + n(t), задержанным в элементе 8 задержки, поступают .в блок 9 свертки, где осуществл етс  их свертка в целом на длине кодовой комбинации. Результатыгде

mi:

40

Е„

Sj(t-)

Sj(t) dt

Сигналы максимальных.результатов свертки с выхода дополнительного блока 11 ключей поступают на вход счетчика 17 и далее через интегратор 14, элемент 15 пам ти на формирователь 16, которьй формирует пороговые сигналы детектора 4 качества. Пороговые сигналы формируютс  с учетом изменени  коэффициента передачи канала св зи по энергетике, накапливаемой на длительности 1. кодовых слов

С

Данное выражение можно записать

через значение уровн  сигнала V..

с

  1т

|Ц-1.Е

fbl . -

2Z

1

t.

Уровни порогов пороговых схем используемого детектора 4 качества  вл ютс  частью значени  Vj. . Поэтому формирователь 16 вырабатывает два пороговых сигнала детектора 4 качества , равных:

m

2Z

t. n-1

Yf-Jfi

m

и

fzz -t ГпТТ

где m ,, и nij, - посто нные коэффициенты делени , необходимые дл  обеспечени  нормальной работы пороговых схем детектора 4 качества. Предполагаетс , что значение величины 1, характеризующей интервал локальной стационарности канала св зи, известно .

С выхода второго решающего блока 13 кодовые последовательности длиной 2п элементов поступают в регистр 25 и в кодер 18, где в результате кодировани  преобразуютс  в комбинацию из п элементов. Модул тор 19 приводит кодовые комбинации к виду канальных сигналов S(t), имеющих место по входу устройства. С выхода .модул тора 19 данные сигналы подаютс  на второй вход вычитател  20, на первый вход которого подаютс  элементы второго повтора кодовой комбинации. Разностный сигнал с выхода вычитател  20 через умножитель 21, выполн ющий роль квадратора, поступает в интегратор 22, где накапливаетс  на длительности одного повтора энерги  разности входного сигнала и регенерированного . Этот сигнал, характеризующий уровень помех в канале и работу второ- го рещающего блока 13, поступает на вход порогового элемента 23. Уровень

60527510

порога данного элемента блока выставл етс  управл емым усилителем 24.Данный порог уточн етс  через интервал времени n-l-t, характеризуюцргй интервал локальной стационарности канала св зи путем определени  среднего коэффициента передачи канала св зи |U блоком 14. Таким образом, fO уровень порога элемента 23 будет равен V , где коэффициент усилени  усилител  24, пропорциональный корректирующей способности кода. Интервал интегрировани  интегратора 22 формирует блок 7 формировани  сигналов, который вьщает два управл - ющих сигнала на управл ющие входы интегратора 22. Первый сигнал, определ ющий начало интегрировани , пода- 2Q етс  После первого повтора кодовой комбинации, а второй - дл  считывани  накопленной энергии после второго повтора. Таким образом устран етс  возможность сравнени  двух различ- 25 ных кодовых комбинаций.

Если уровень сигнала с выхода интегратора будет превьппать уровень по- рога элемента 23, то формируетс  сигнал Запрос, и происходит сброс ин- 30 формации в регистре 25. Если сигнал на выходе порогового элемента 23 отсутствует , то происходит считывание информации на выход устройства с регистра 25. Синхронизацию работы уст- ройства осуществл ет синхронизатор 2. Устройство позвол ет обрабатывать двухкратные повторы передаваемой информации и оценивать результат работы декодировани .

40 Изобретение повьтгает достоверность принимаемой информации за счет умножени  веро тности.ощибки при обработке сигналов более чем на пор док.

Claims (2)

1. Устройство дл  приема сигналов , закодированных с избыточностью по авт.св. № 1265827, о т л и ч .а - ю щ е е с   тем, что, с целью повышени  достоверности приема информации , в него введены блок фазовой автоподстройки частоты, формирователь сигналов, кодер, модул тор, вычитатель, умножитель, дополнительный интегратор, пороговый элемент, регистр, синхронизатор, входы блока фазовой автоподстройки частоты и синхронизатора объединены с входом эле5

мента задержки, к выходу которого подключен первый-вход вычитател , выход которого подключен к первому и второму входу умножител , выход которого подключен к первому входу дополнительного интегратора, выход которого подключен к первому входу порогового элемента,, выход блока фазрвой автоподстройки частоты подключен к управл ющему входу первого решающего блока, четвертому входу формировател  гипотетических сигналов и первому входу модул тора , выход последнего подключен к второму входу вычитател , выход синхронизатора подключен к тактовым входам первого и второго решающего блока,регистра , детектора качества, кодера, формировател  гипотетических сигналов и блока управлени , первый вход формировател  сигналов, объединенный с управл юизим входом кодера, подключен к первому выходу блока управлени , четвертый выход которого подключен к первому входу регистра и второму входу формировател  сигнала, первый и второй выходы которого подключены соответственно к второму входу дополнительного интегратора и объединенным третьим -входам интегратора и блока управлени , регистр подключен между выходом второго решающего блока и первым вьпсодом устрой- ства соответственно своим вторым входом и выходом, выход .второго решаю- - щего блока подключен к информационному входу кодера, выход которого подключен к второму входу модул тора

выход аналогового элемента пам ти че

рез управл емый усилитель подключен

к второму входу порогового элемента.

0

5

0

5

0

0

выход которого, объединенный с третьим выходом блока управлени ,подключен к третьему входу регистра.

2. Устройство по п.1, о т л и - чающеес  тем, что блок управлени  содержит синхронизатор, цифро- аналоговый преобразователь, пороговые элементы,ключи и дешифратор маркера , выход синхронизатора соединен с первыми входами ключа и дешифратора маркера и  вл етс  первым выходом блока управлени , выход цифроанапого- вого преобразовател  соединен с первыми входами первого и второго пороговых элементов, выход первого порогового элемента соединен с вторым - входом ключа, выход которого  вл етс  вторым выходом блока управлени , выход второго порогового элемента - с третьим выходом блока управлени , вторые входы первого и второго пороговых элементов соединены соответственно с первой и второй шинами источника опорного напр жени  блока управлени , первый вход цифроанало- гового преобразовател  и первый вход элемента синхронизации  вл ютс  соответственно первыми вторым входами блока управлени , второй вход депшф- ратора Маркера объединен с первым входом синхронизатора, .третий вход дешифратора маркера, объединенный с вторыми входами синхронизатора и цифроаналогового преобразовател ,  вл етс  тактовым входом блока управлени , третий вход цифроаналогового преобразовател   вл етс  третьим входом блока управлени , выход дешифратора маркера  вл етс  четвертым выходом блока управлени .

, Запрос

Фие.2