SU1755292A1 - Имитатор дискретного канала св зи - Google Patents

Abstract

Изобретение относитс  к радиотехнике и может быть использовано дл  анализа помехоустойчивости систем передачи дискретной информации Целью изобретени   вл етс  расширение области применени  за счет имитации стирани  символов в дискретных каналах св зи. Дл  достижени  по- ставленной цели в имитатор введены второй блок пам ти, второй пороговый сумматор , второй элемент И и ключевой элемент , а генератор марковской последовательности содержит регистр, сумматор , генератор тактовых импульсов, генераторслучайногосигнала , аналого-цифровой преобразователь и элемент задержки. 1 з.п. ф-лы, 3 ил.

Description

Изобретение относитс  к радиотехнике и можег быть использовано дл  анализа помехоустойчивости систем передачи дискретной информации,

Известен имитатор дискретного канала св зи, содержащий сумматор по модулю два, блок синхронизации, генератор марковской последовательности, датчик случайных чисел, блок промежуточной пам ти, пороговый сумматор и элемент И.

Недостатком известного имитатора  вл етс  отсутствие возможности моделировани  ошибок в несимметричных каналах св зи.

Наиболее близким по технической сущности к предлагаемому  вл етс  имитатор дискретного канала св зи, содержащий сумматор по модулю два, выход и первый

вход которого  вл ютс  соответственно выходом и первым входом имитатора, блок синхронизации, генератор марковской последовательности , датчик случайных чисел, промежуточный блок пам ти, пороговый сумматор и элемент И.

Недостатком  вл етс  отсутствие возможности моделировани  дискретных каналов св зи со стирани ми.

Целью изобретени   вл етс  расшире ние области применени  за счет имитации стирзни  символов в дискретных каналах св зи.

Поставленна  цель достигаетс  тем, что в имитатор дискретного канала св зи, содержащий блок синхронизации, генератор марковской последовательности, первый блок пам ти, первый пороговый сумматор,

Ю

датчик случайных чисел, первый элемент И, сумматор по модулю два, причем выход блока синхронизации соединен с входом запускагенератор марковской последовательности, выход синхронизиру- ющих импульсов которого подключен к синхровходу блока синхронизации, вход которого  вл етс  входом запуска имитатора, выход тактовых импульсов генератора марковской последовательности соединен с тактовым входом датчика случайных чисел, и первым входом первого элемента И, группа информационных выходов генератора марковской последовательности подключена к соответствующей группе адресных вхо- дов первого блока пам ти, группа выходов которого соединена с соответствующими информационными входами первой группы первого порогового сумматора, к второй группе информационных входов которого подключена группа соответствующих информационных выходов датчика случайных чисел, выход первого порогового сумматора соединен с вторым входом первого элемента И, выход которого подключен к первому информационному входу сумматора по модулю два, второй информационный вход которого  вл етс  информационным входом устройства и соединен с управл ющим входом первого блока пам ти, введены второй блок пам ти, второй пороговый сумматор, второй элемент И и ключевой элемент, причем группа информационных выходов генератора марковской последовательности соединен с соответствующей группой ад- ресных входов второго блока пам ти, группа выходов которого подключена к первой группе входов второго порогового сумматора , к второй группе входов которого подключена группа выходов датчика случайных чисел, выходы первого и второго пороговых сумматоров и выход тактовых импульсов генератора марковской последовательности подключены соответственно к первому, второму и третьему входам второго элемента И, выход которого соединен с управл ющим входом ключевого элемента, информационных вход которого подключен к выходу сумматора по модулю два, выход ключевого элемента  вл етс  выходом устройства, ин- формационный вход устройства соединен с управл ющим входом второго блока пам ти .

Кроме того, генератор марковской последовательности содержит регистр, сум- матър, генератор тактовых импульсов, генератор случайного сигнала, аналого- цифровой преобразователь и элемент задержки , группа выходов регистра, кроме старшего разр да,  вл етс  группой информационных выходов генератора, выходы регистра подключены к первой группе информационных входов сумматора, к второй группе информационных входов которого подключена группа выходов аналого-цифрового преобразовател , группа выходов сумматора соединена с группой входов регистра , выход генератора случайного сигнала подключен к информационному входу аналого-цифрового преобразовател , вход синхронизации которого соединен с входом элемента задержки и  вл етс  входом синхронизации генератора марковской последовательности выход генератора тактовых импульсов подключен к тактовому входу аналого-цифрового преобразовател  и  вл етс  выходом синхронизирующих импульсов генератора марковской последовательности, выход элемента задержки соединен с входом записи регистра и  вл етс  выходом тактовых импульсов генератора марковской последовательности.

На фиг. 1 приведена структурна  схема- имитатора дискретного канала св зи; на фиг. 2 - структурна  схема генератора марковской последовательности; на фиг. 3 - структурна  схема сумматора.

Имитатор дискретного канала св зи содержит блок 1 синхронизации, генератор 2 марковской последовательности, первый и второй блоки 3 и 4 пам ти, первый и второй пороговые сумматоры 5 и 6, датчик 7 случайных чисел, первый и второй элемент И 8 и 9, сумматор 10 по модулю два, ключевой элемент 11, выход 12 синхронизирующих импульсов и выход 13 тактовых импульсов генератора марковской последовательности .

Генератор марковской последовательности 2 содержит (фиг. 2) аналого-цифровой преобразователь 14, генератор 15 тактовых импульсов, генератор 16 случайного сигнала , элемент 17 задержки, регистр 18 и сумматор 19. Сумматор 19 (фиг. 3) содержит сумматоры по модулю два 20 и 21, полные сумматоры 22 и 23, сумматоры по модулю два 24 и полный сумматор 25.

Устройство работает следующим образом .

Импульсом запуска запускаетс  блок 1, который периодически формирует сигналы запуска генератора марковской последовательности 2, Генератор 2 работает (фиг. 2) следующим образом. По сигналу запуска от блока 1 и тактовым импульсам генератора 15 в аналого-цифровом преобразователе 14 производитс  формирование цифрового эк- еиеалента сигнала, вырабатываемого генератором 16, Блоки 14 и 16 настроены так, что в блоке 14 формируютс  числа в интервале

-К, -i К, где К - двоичное число, разр дность которого равна разр дности адресного пространства блока пам ти и на единицу меньше разр дности регистра 18. Старший разр д чисел в аналого-цифровом преобразователе , регистре и сумматоре 19  вл етс  знаковым. Сформированное в блоке 14 число алгебраически суммируетс  с содержимым регистра 18 и с некоторой задержкой (определ емой элементов 17) вновь записываетс  в регистр 18. Таким образом осуществл етс  генераци  чисел марковской последовательности, в которой каждое последующее число зависит от предыдущего, Знаковый разр д в адресном пространстве блока пам ти не используетс . Число состо ний регистра 18 р вно числу состотний цепи Маркова (не учитыва  знакового разр да).

После определени  очередного состо ни  марковской последовательности генератор 2 формирует на информационных выходах код состо ни , который задает адресные (кроме старшего) разр ды блоков пам ти 3 и 4, Старший разр д адресов определ етс  входной информацией - двоичным сигналом О или 1.

По сигналу с блока 2 датчик 7 случайных чисел формирует равномерно распределенное дробленое случайное число, которое поступает на соответствующие входы пороговых сумматоров 5 и 6. Пороговые с/мматоры формируют единицу на выходе при условии, что сумма слагаемых на их входах превысит единицу (как веро тности, снимаемые с выходов блоков пам ти, так и число, формируемое датчиком 7 меньше единицы). Если одно из слагаемых равномерно распределено (в данном случае - число с датчика 7), то веро тность по влени  1 на выходе соответствующего порогового сумматора полностью определ етс  значением другого слагаемого - веро тностными свойствами генерируемой марковской последовательности ,

Сформированное значение выходного сигнала с выхода первого порогового сумматора 5 подаетс  на один из входов сумматора 10 по модулю два и суммируетс  с информационным, что определ ет либо неискаженную передачу данных каналом (при нулевом сигнале на выходе порогового сумматора 5), либо трансформацию символа (при единичном сигнале).

Запись информации дл  имитации ошибок и стираний в блоки пам ти 3 и 4 производитс  до начала работы устройства (цепи записи не показаны). Принцип формировани  информации в  чейках блоков пам ти следующий. В  чейках блока пам ти 4 записываетс  веро тность стирани  соответствующего символа (О или 1) при текущем состо нии цепи Маркова, при этом срабатывание блока 6 означает, что исход передачи

некоторого текущего символа - стирание данного символа. В  чейки блока пам ти 3 соответственно записываютс  суммарные веро тности исходов - стирани  символа (аналогично блоку 4) и трансформации дан0 ного символа при соответствующем состо нии цепи Маркова. Таким образом, число, формируемое блоком 3 всегда не меньше числа, формируемого блоком 4, то есть срабатывание блока б автоматически сопро5 вождаетс  срабатыванием блока 5.

Срабатывание блока 5 (при отсутствии срабатывани  блока 6) означает факт трансформации передаваемого символа, срабатывание обоих блоков 5 и 6 - стирание

0 данного символа, отсутствие срабатывани  обоих блоков - неискаженную передачу данного символа.

Тактовым выходом 13 формируетс  сигнал управлени  на элементы И 8 и 9. При

5 этом срабатывание элемента И 8 означает искажение символа в канале св зи, а срабатывание элемента И 9 - стирание данного символа, При стирании символа выходной сигнал элемента И 9 запирает ключевой эле0 мент 11, который переходит в высокоимпе- дансное состо ние, отключа сь выходом от выходного канала имитатора, моделиру  стирание данного символа (когда в реальной ситуации невозможно прин ть решение

5 о значении сигнального признака данного символа - О или 1).

Таким образом, на выходе имитатора возможны три ситуации: единичное, нулевое и высокоимпедансное,

0 Сумматор 19  вл етс  алгебраическим (фиг. 3) и работает следующим образом. Алгебраическое сложение осуществл етс  в дополнительном коде, дл  чего отрицательное слагаемое переводитс  в форму допол5 нительного кода (инверси  всех разр дов и

добавление единицы в старший разр д). На

блоках 20 и 23 осуществл етс  получение

дополнительного кода первого слагаемого,

на блоках 21 и 22 - второго слагаемого,

0 блоками 24 и 25 реализуетс  перевод дополнительного кода суммы в пр мой код (при необходимости). На фиг. 3 в качестве иллюстрации приведена схема алгебраического сумматора дл  двух трехразр дньр двоич5 ных чисел, а старший, четвертый разр д  вл етс  знаковым. Правила получение дополнительного кода - стандартные,

Таким образом, предлагаемое устройство позвол ет имитировать не только ошибки трансформации в двоичных несимметричных каналах св зи, но также моделировать и процесс возникновени  стираний в этих каналах, что расшир ет область его применени .

Claims (2)

1. Имитатор дискретного канала св зи, содержащий блок синхронизации, генератор марковской последовательности, первый блок пам ти, первый пороговый сумматор, датчик случайных чисел, первый элемент И, сумматор по модулю два, причем выход блока синхронизации соединен с входом запуска генератора марковской последовательности , выход синхронизирующих импульсов которого подключен к синхров- ходу блока синхронизации, вход которого  вл етс  входом запуска имитатора, выход тактовых импульсов генератора марковской последовательности соединен с тактовым входом датчика спучайных чисел и первым входом первого элемента И, группа информационных выходов генератора марковской последовательности подключена к соответствующей группе адресных входов первого блока пам ти, группа выходов которого со- ед йена с соответствующими информационными входами первого группы первого порогового сумматора, к второй группе информационных входов которого подключена группа соответствующих выходов датчика случайных чисел, выход первого порогового сумматора соединен с вторым входом первого элемента И, выход которого подключен к первому информационному входу сумматора по модулю два, второй информационный вход которого  вл етс  информационным входом устройства и соединен с управл ющим входом первого блока пам ти, отличающийс  тем, что, с целью расширени  области применени  за счет имитации стирани  символов в дискретных каналах св зи в него введены второй блок пам ти, второй пороговый сумматор, второй элемент И и ключевой элемент, причем группа информацией- ных выходов генератора марковской последовательности соединен с соответствующей группой адресных входов

второго блока пам ти, группа выходов которого подключена к первой группе входов второго порогового сумматора, к второй группе входов которого подключена группа выходов датчика случайных чисел, выходы первого и второго пороговых сумматоров и выход тактовых импульсов генератора марковской последовательности подключены соответственно к первому, второму и третьему входам второго элемента И, выход которого соединен с управл ющим входом ключевого элемента, информационный вход которого подключен к выходу сумматора по модулю два, выход ключевого элемента  вл етс  выходом устройства, информационных вход устройства соединен с управл ющим входом Ьлока пам ти

2. Имитатор по п. 1,отличающийс  тем, что генератор марковской последовательности содержит регистр, сумматор, генератора тактовых импульсов, генератор случайного сигнала, аналого-цифровой преобразователь и элемент задержки, группа выходов регистра, кроме старшего разр да,  вл етс  группой информационных выходов генератора марковской последовательности , выходы регистра подключены к первой группе информационных входов сумматора, к второй группе информационных входов которого подключена группа выходов аналого-цифрового преобразовател , группа выходов сумматора соединена с группой входов регистра, выход генератора случайного сигнала подключен к информационному входу аналого-цифрового преобразовател , вход синхронизации которого соединен с входом элемента задержки и  вл етс  входом синхронизации генератора марковской последовательности , выход генератора тактовых импульсов подключен к тактовому входу аналого-цифрового преобразовател  и  вл етс  выходом синхронизирующих импульсов генератора марковской последовательности , выход элемента задержки соединен с входом записи регистра и  вл етс  выходом тактовых импульсов генератора марковской последовательности.

Фиг. 2

gj Wff

ч

т

Ј Ј St I Ј Јs s S

Ч J 3 55

j

v %JLt

Ni

т

I

J