SU1167638A1 - Устройство дл приема избыточной информации - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ ИЗБЫТОЧНОЙ ИНФОРМАЦИИ, содержащее демодул тор, первый вход которого  вл етс  входом устройства, первый пороговый элемент, первый декодер, регистр и хронизатор, первый, второй и третий выходы которого соединены с соответствующими первым, вторым и третьим входами ранжирующего узла, отличающеес  тем, что, с целью повышени  достоверности принимаемой информации, в него введены инверторы, кодер, второй пороговый элемент , сумматор, элемент сравнени , аналого-цифровой преобразователь, элемент ИЛИ, второй декодер, первый блок регистров , выполненный на регистрах, выход каждого предь1дущего регистра соединен с первым входом каждого последующего регистра , выход последнего регистра соединен с первым входом первого регистра, и второй блок регистров, выполненный на последовательно соединенных регистрах, выход последнего регистра соединен с входом первого регистра, выхрд демодул тора соединен с четвертым входом ранжирующего узла, первым входом аналого-цифрового преобразовател  и через первый пороговый элемент - с первым входом первого декодера и входом регистра, выходы регистра и ранжирующего узла соединены соответственно с первым и вторым входами первого инвертора , выход которого соединен с вторым входом первого декодера, выход первого декодера соединен через кодер с первым входом первого регистра первого блока регистров , выход последнего регистра первого блока регистров соединен через второй пороговый элемент с первым входом второго инвертора, выход которого соединен через сумматор с входом элемента сравнени , выходы элемента сравнени  § соединены с вторыми входами соответствующих регистров первого блока регистров, (Л выходы которых соединены с соответствующими входами элемента ИЛИ, выход элемента ИЛИ соединен с первым входом второго декодера, выход которого  вл етс  выходом устройства, выход аналого-цифрового преобразовател  соединен с входом первого регистра второго блока регистров, выход последнего регистра второго блока О) регистров соединен с вторым входом вто рого инвертора, вход хронизатора подклюО5 чен к входу устройства, четвертый, п тый, со шестой и седьмой выходы хронизатора сое00 динены соответственно с вторым входом второго декодера, третьим входом первого декодера , вторым входом аналого-цифрового преобразовател  и вторым входом демодул тора .

Description

Изобретение относитс  к электросв зи и может быть использовано в системах передачи информации, использующих составные сигналы с избыточностью, формируемые на основе длинных и сверхдлинных помехоустойчивых кодов. Известно устройство дл  передачи и избыточной информации, содержащее аналого-цифровой преобразователь, кодер, модул тор, канал св зи, демодул тор , декодер -и цифроаналоговый преобразователь 1. Недостатком известного устройства  вл етс  низка  достоверность принимаемой информации, поскольку при декодировании сообщений в декодере не используетс  информаци  об амплитуде элементарных аналоговых сигналов. Наиболее близким по технической сущности к предлагаемому  вл етс  устройство дл  приема избыточной информации, содержащее демодул тор, вход которого  в л етс  входом устройства, выход демодул тора соединен с первым входом первого блока пам ти, выход которого соединен с первым входом ранжирующего узла и через пороговый элемент с входом первого счетчика, первый и второй выходы первого счетчика соединены соответственно с первым входом генератора импульсов и с входом первого регистра, выходы первого регистра соединены с соответствующими первыми входами второго регистра, выход которого соединен с первым входом третьего регистра, выход третьего регистра соединен с первым входом первого ключа и входом декодера, выход декодера соединен с первым входом второго счетчика и вторыми входами первого ключа, генератора импульсов и первого блока пам ти, выход первого ключа  вл етс  выходом устройства, выход генератора импульсов соединен с входом третьего счетчика, первый и второй выходы которого соединены соответственно с первым входом второго блока пам ти и вторым входом второго счетчика, первый и второй выходы второго блока пам ти соединены с первыми входами соответственно второго ключа и четвертого счетчика, выходы второго и четвертого счетчиков соединены соответственно с первым и вторым входами блока сравнени , выход которого соединен с первым входом третьего блока пам ти и вторыми входами второго блока пам ти и второго ключа, хронизатор, первый , второй и третий выходы которого соединены с соответствующими вторым, третьим и четвертым входами ранжирующего узла , выход ранжирующего узла соединен с вторым входом третьего блока пам ти, выходы третьего блока пам ти и второго клю ча соединены соответственно с первым и вторым входами коммутатора, выход коммутатора соединен с входами элементов сравнени , первые входы которых соедине1 8 ны с соответствующими вторыми входами третьего регистра, вторые выходы элементов сравнени  соединены с соответствующими входами элемента И, выход которого соединен с вторым входом второго регистра 2. В этом устройстве используетс  апостериорна  информаци  об амплитуде элементарных сигналов, однако использование этой информации производитс  недостаточно полно, что снижает достоверность принимаемой информации. Цель изобретени  - повышение достоверности принимаемой информации. Указанна  цель достигаетс  тем, что в устройство дл  приема избыточных сигналов , содержащее демодул тор, первый вход которого  вл етс  входом устройства, первый пороговый элемент, первый декодер, регистр и хронизатор, первый, второй и третий выходы которого соединены с соответствующими первым, вторым и третьим входами ранжирующего узла, введены инверторы , кодер, второй пороговый элемент, сумматор, элемент, сравнени , аналого-цифровой преобразователь, элемент ИЛИ, второй декодер, первый блок регистров, выполненный на регистрах, выход каждого предыдущего регистра соединен с первым входом каждого последующего регистра, выход последнего регистра соединен с первым входом первого регистра, и второй блок регистров, выполненный на последовательно соединенных регистрах, выход последнего регистра соединен с входом первого регистра, выход демодул тора соединен с четвертьш входом ранжирующего узла, первым входом аналого-цифрового преобразовател  и через первый пороговый элемент - с первым входом первого декодера, и входом регистра, выходы регистра ранжирующего узла соединены соответственно с первым и вторым входами первого инвертора , выход которого соединен с вторым входом первого декодера, выход первого декодера соединен через кодер с первым входом первого регистра первого блока регистров, выход последнего регистра первого блока регистров соединен через второй пороговый элемент с первым входом второго инвертора, выход которого соединен через сумматор с входом элемента сравнени , выходы элемента сравнени  соединены с вторыми входами соответствующих регистров первого блока регистров , выходы которых соединены с соответствующими входами элемента ИЛИ, выход элемента ИЛИ соединен с первым входом второго декодера, выход которого  вл етс  выходом устройства, выход аналого-цифрового преобразовател  соединен с входом первого регистра второго блока регистров , выход последнего регистра второго блока регистров соединен с вторым входом второго инвертора, вход хронизатора подключен к входу устройства, четвертый, п тый , шестой и седьмой выходы хронизатора соединены соответственно с вторым входом второго декодера, третьим входом первого декодера, вторым входом аналогоцифрового преобразовател  и вторым входом демодулет ора.

На фиг. 1 показана структурна  схема устройства; на фиг. 2 - функциональна  схема логического блока.

Устройство дл  приема избыточных сигналов содержит (фиг. 1) на передающей стороне аналого-цифровой преобразователь 1, кодер 2, модул тор 3, на приемной стороне- демодул тор 4, пороговый элемент 5, декодер 6, исправл ющий ощибки, регистр 7 сдвига, управл емый инвертор 8, ранжирующий узел 9, включающий счетчик 10, регистры 11 и 12 сдвига, дещифратор 13, аналого-цифровой преобразователь 14, элемент 15 ИЛИ, логический блок 16 и регистр 17 сдвига, хронизатор 18, решающий блок 19, включающий кодер 20, блок 21 регистров, выполненный на регистрах 22 сдвига, коррел тор 23, выполненный на пороговом элементе 24, управл емом инверторе 25, сумматоре 26 и элементе 27 сравнени , аналого-цифровой преобразователь 28, блок 29 регистров, выполненный на регистрах 30 сдвига, элемент 31 ИЛИ и декодер 32.

Логический блок 16 содержит (фиг. 2) ключи 33, элементы 34 и 35 ИЛИ, регистры 36 сдвига, элементы 37 сравнени , ключи 38, регистры 39 сдвига и ключи 40.

Устройство работает следующим образом.

На передающей стороне информаци , подлежаща  передаче, преобразуетс  в аналогоцифровом преобразователе 1 в цифровую форму, кодируетс  в кодере 2, модулируетс  высокочастотным сигналом в модул торе 3 и передаетс  на приемную сторону. При передаче возможно искажение информации из-за воздействи  помех.

На приемной стороне сигнал поступает в демодул тор 4, где входные элементарные сигналы преобразуютс  в тактовые моменты времени в соответствующие аналоговые сигналы. В результате указанного преобразовани  на выходе демодул тора 4 формируетс  сложный последовательный сигнал, представл ющий собой точную копию входного сигнала. Этот сигнал последовательно подаетс  в аналого-цифровые преобразователи 14 и 28 и на вход порогового элемента 5.

В рещающем блоке 19 сигнал преобразуетс  в аналого-цифровом преобразователе 28 в двоичную кодовую комбинацию котора  запоминаетс  в блоке 29 регистров. С поступлением на вход блока 29 очередной комбинации записанные в нем символы предыдущей комбинации переписываютс  в еледующие регистры 30.

Сложный аналоговый сигнал, поступающий на вход порогового элемента 5, преобразуетс  в двоичную кодовую комбинацию.

котора  поступает на вход декодера 6 дл  исправлени  ощибок. С выхода декодера 6 двоичные сигналы поступают на вход кодера 20, кодирующего символы избыточным кодом. На выходе кодера 20 формируетс  разрешенна  комбинаци , котора  подаетс  на вход блока 21, где записываетс  и хранитс  в двоичных регистрах 22.

Синхронно с входными элементарными сигналами из хронизатора 18 на вход счетчика 10 поступают тактовые импульсы. В момент прихода на вход преобразовател  14 сигнала в счетчик 10 поступает очередной тактовый импульс. Двоичный код состо ни  счетчика 10 записываетс  в регистр 11 сдвига. Количество  чеек пам ти в счетчике 10 и в регистре 11 одинаково.

Выходные сигналы преобразовател  14 и счетчика 10 подаютс  соответственно на входы элемента 15 ИЛИ. При этом первой через элемент 15 ИЛИ проходит кодова  комбинаци  из регистра 11, двоичный код которой отображает номер выходного сигнала. Считывание кода номера происходит во врем  функционировани  преобразовател  14. Выходна  комбинаци  преобразовател  14 поступает на вход элемента 15 ИЛИ, таким образом, с выхода элемента 15 ИЛИ на вход логического блока 16 последовательно поступают двоичные кодовые комбинации, состо щие из двух частей: перва  часть А определ ет пор дковый номер элементарного сигнала, а втора  часть С - амплитуду сигнала.

Логический блок 16 упор дочивает совокупность двоичных кодовых комбинаций в соответствии с величинами двоичных кодов .

Дл  указанных начальных условий, на-пример , комбинации имеют вид

EI (CiAi) (1000001)

Ег (( (1010010)

ES СзАэ) (0100011)

Е4 ) (ОНО 100)

В дес тичном счислении комбинации Е имеют вид

Е, (81) Ег (102) . ЕЗ 4 3) Е4 (6 4)

Рассматривают как с помощью логического блока 16 происходит упор дочивание комбинаций.

В течение всего времени функционировани  блока 16 когда нет необходимости переписывать комбинации 4 из одного регистра 36 в другой, ключи 33 закрыты. Во врем  переписывани  информации в регистрах 36 управл ющий сигнал хронизатора 18 открывает ключи 33. В исходном состо нии все регистры 36 и 39 наход тс  в нулевом состо нии, ключи 38 и 40 закрыты, ключи 33 открыты.

Первой на вход логического блока 16 подаетс  двоична  кодова  комбинаци  Еь

Она записываетс  в регистр 391. Параллельные выходы имеютс  не у всех  чеек пам ти этого регистра 39, а только у тех  чеек, в которых записан код величины аналоговых сигналов - двоична  комбинаци  С. Следовательно, на одни входы элемента 37 сравнени  подаетс  двоичный код G -1000, а на другие ее входы аналогично подаетс  нулевой код из регистра 361. В элементе 371 сравнени  указанные коды сравниваютс  между собой. Если в результате сравнени  окажетс , что код Ci меньше или равен коду регистра 361, то сигнал управлени  с правого выхода элемента 37 поступает на управл ющий вход ключа 40,В рассматриваемом случае код d больше нулевого кода и поэтому управл ющий сигнал выдаетс  с левого выхода элемента 37i сравнени  на управл ющий вход ключа 38i, открыва  его. В этот момент времени с выходов элементов 34 ИЛИ снимают управл ющий синхроимпульс хронизатора 18, длительность которого определ етс  временем переписывани  двоичной кодовой комбинации Et из регистра 39i через открытый ключ 38t в регистр 36i. В то же врем  на все регистры 36 подаютс  тактовые импульсы от хронизатора 18 через открытые ключи 33. В результате комбинаци  Ej переписываетс  из регистра 391 в регистр 36i. Далее в регистр 39i записываетс  комбинаци  Ej. С помощью элемента 37i сравнени  ее код С г сравниваетс  с кодом Ci комбинации EI из регистра Збь Величина двоичного числа С г (в дес тичной системе счислени  10) больше величины двоичного числа Ci (в дес тичной системе 8). Поэтому на левом выходе элемента 37i формируетс  управл ющий сигнал, открывающий ключ 381, через который из регистра 391 в регистр 361 переписываетс  двоична  кодова  комбинаци  ЕЗ, сдвига  при этом комбинацию EI через элемент 351 ИЛИ в регистр Збг. В это врем  через открытые ключи 33 тактовые импульсы подаютс  на все регистры 36.

Очередна  двоична  кодова  комбинаци  ЕЗ поступает в регистр 39i и в элементе 37 I, сравнени  ее код С з (в дес тичной системе 4) сравниваетс  с кодом Сг. Так как Сз меньше Cj, то на правом выходе элемента 371 сравнени  формируетс  управл ющий сигнал, который открывает ключ 40i, после чего из регистра 39i в регистр 39г переписываетс  комбинаци  Ej и осуществл етс  операци  сравнени  в элементе 372. В элементе 37 код С сравнивают с кодом Ci. Вследствие того, что код Сз меньше кода Ci, управл ющий сигнал элемента 37 сравнени  формируетс  на его правом выходе. По этому сигналу открываетс  ключ 40г, пропуска  в регистр 39з двоичную комбинацию Е из регистра 39г. Теперь код Cj сравнивают с помощью

элемента 37} сравнени  с нулевым кодом регистра Збз. В результате сравнени  управл ющий сигнал по вл етс  на левом выходе элемента 37. Он открывает ключ 38з и закрывает ключ ЗЗг (последний закрывают дл  того, чтобы исключить поступление импульсов от хронизатора 18 дл  считывани  комбинации Еа из регистра 36i).

В этом врем  снимаетс  сигнал запрета на элементы 34 ИЛИ от хронизатора 18 и комбинаци  Ej из регистра 39 переписываетс  в регистр Звз.

Наконец во входной регистр 39 записывают комбинацию Е и осуществл ют сравнение ее кода С с кодом Са комбинации Е , хран щейс  в регистре 36i. Так как результат сравнени  С4 меньше С (в дес тичном представлении 6 меньще 10), то управл ющий сигнал по вл етс  на правом выходе элемента 37i сравнени , вследствие чего Е переписываетс  в регистр 39g, код С сравниваетс  с помощью элемента 37 сравнени  с кодом С комбинации Ej. из регистра 36г. Результат сравнени : С. меньще Ci (6 меньще 8). Управл ющий сигнал формируетс  на

правом выходе элемента 37г и осуществл етс  переписывание комбинации Е в регистр 39з. В регистре 39э код С сравнивают с кодом Сз комбинации ЕЗ из регистра Збз. Так как код С больще кода С j (6 больше 4), по управл ющему сигналу с левого выхода

0 элемента 37 сравнени  комбинации ЕЗ переписываетс  из регистра Збз в регистр 36, на ее место в регистр Збз переписываетс  из регистра 39з комбинаци  Е.

В результате в регистрах 36i - 36 соответственно записаны двоичные кодовые комбинации Ег, Ej, Е, Ej. К данному моменту времени заканчиваетс  запись в регистр 7 двоичной кодовой комбинации.

Далее начинаетс  последовательное счид тывание двоичных кодовых комбинаций А из регистра 36. При этом первой считываетс  комбинаци  АЗ, код С которой соответствует наименьшему символу. Считыва сь, комбинации А записываютс  в регистр 17. С помощью дешифратора 13 код номера преобразуетс  в позиционный код. Позиционный код в виде кодовой комбинации единичного веса записываетс  в регистр 12. Одновременно из регистров 7 и 12 (с регенерацией) осуществл ют последовательное считывание двоичных кодовых комбинаций через инвертор 8. Если на входе «в инвертора 8 нулевой сигнал, то двоичный сигнал с второго его входа «а проходит на выход без изменений . В противном случае символы с входа «а проход т на выход инвертора 8 с инвертированием. Следовательно, с выхода инвертора 8 на вход декодера б будет выдаватьс  двоична  кодова  комбинаци  У, , котора  от личаетс  от УО только в одном (наименее надежном) разр де.

Указанный процесс преобразовани  выходных двоичных комбинаций в логическом блоке 16 продолжают до тех пор, пока с выхода инвертора 8 не будет считана последн   комбинаци . В этой комбинации инвертировано уже п символов по отношению к комбинации УО .

Кажда  из комбинаций У после преобразовани  в разрешенные комбинации записываетс  в блок 21 регистров сдвига.

После этого в коррел торе 23 вычисл ют степени близости (коэффициенты коррел ции ) между каждой из разрешенных двоичных кодовых комбинаций, хран щихс  в блоке 21, и дискретной копией входного сигнала, хран щейс  в блоке 29 регистров.

Технически коэффициент коррел ции определ ют следующим образом.

Из блоков 21 и 29 в коррел тор23 последовательно считываютс  двоичные символы кодовых комбинаций. Скорость считывани  двоичных символов из блока 29 в В раз превышает скорость считывани  двоичных символов из блока 21. За счет этого во врем  поступлени  на вход элемента 24 очередного двоичного сигнала на выход блока 29 выдаетс  В штук двоичных символов. При поступлении на вход инвертора 25 от элемента 24 единичного сигнала соответствующа  комбинаци  проходит на его выход с выхода блока 29 без изменени . При поступлении от элемента 24 нулевого сигнала на выход инвертора 25 поступает инвертированна  комбинаци  . Следовательно, после первого считывани  всей комбинации из блока

29 и первой разрешенной комбинации из блока 21 в сумматоре 26 будет вычислен коэффициент коррел ции между двоичными комбинаци ми . Всего из блока 29 осуществл ют п+1 считываний. Результат суммировани  запоминаетс  в элементе 27 сравнени .

Элемент 27 сравнени  запоминает коэффициент коррел ции между двоичными комбинаци ми . Всего из блока 29 осуществл ют пн- 1 считываний. Результат суммировани  за0 поминаетс  в элементе 27 сравнени .

Элемент 27 сравнени  запоминает коэффициент коррел ции, например первый. Другой (второй) сигнал сравниваетс  с первым. Если он больше первого, то первый стираетс с , а второй запоминаетс . Если второй сигнал больше (или равен) первому, то стираетс  второй сигнал и т.д. В результате в элементе 27 остаетс  только максимальный сигнал (номер сигнала).

На одном из выходов элемента 27 срав0 нени  формируетс  управл ющий сигнал, по которому на выход решающего блока 19 через элемент 31 ИЛИ будет считана та разрешенна  комбинаци , дл  которой коэффициент коррел ции имеет наибольшее зна5 чение.

Сигналы с выхода решающего блока преобразуетс  в декодере 32 в выходные сообщени .

Технико-экономическое преимущество предлагаемого устройства по сравнению с устройством-прототипом заключаетс  в том, что в предлагаемом устройстве в большей степени используетс  апостериорна  информаци  об амплитуде принимаемых элементарных сигналов, что повышает достоверность принимаемой информации.

Claims (1)

1. УСТРОЙСТВО ДЛЯ ПРИЕМА ИЗБЫТОЧНОЙ ИНФОРМАЦИИ, содержащее демодулятор, первый вход которого является входом устройства, первый пороговый элемент, первый декодер, регистр и хронизатор, первый, второй и третий выходы которого соединены с соответствующими первым, вторым и третьим входами ранжирующего узла, отличающееся тем, что, с целью повышения достоверности принимаемой информации, в него введены инверторы, кодер, второй пороговый элемент, сумматор, элемент сравнения, аналого-цифровой преобразователь, элемент ИЛИ, второй декодер, первый блок регистров, выполненный на регистрах, выход каждого предыдущего регистра соединен с первым входом каждого последующего регистра, выход последнего регистра соединен с первым входом первого регистра, и второй блок регистров, выполненный на последовательно соединенных регистрах, выход последнего регистра соединен с входом первого регистра, выход демодулятора соединен с четвертым входом ранжирующего узла, первым входом аналого-цифрового преобразователя и через первый пороговый элемент — с первым входом первого декодера и входом регистра, выходы регистра и ранжирующего узла соединены соответственно с первым и вторым входами первого инвертора, выход которого соединен с вторым входом первого декодера, выход первого декодера соединен через кодер с первым входом первого регистра первого блока регистров, выход последнего регистра первого блока регистров соединен через второй пороговый элемент с первым входом второго инвертора, выход которого соединен через сумматор с входом элемента сравнения, выходы элемента сравнения соединены с вторыми входами соответствующих регистров первого блока регистров, выходы которых соединены с соответствующими входами элемента ИЛИ, выход элемента ИЛИ соединен с первым входом второго декодера, выход которого является выходом устройства, выход аналого-цифрового преобразователя соединен с входом первого регистра второго блока регистров, выход последнего регистра второго блока регистров соединен с вторым входом второго инвертора, вход хронизатора подключен к входу устройства, четвертый, пятый, шестой и седьмой выходы хронизатора соединены соответственно с вторым входом второго декодера, третьим входом первого декодера, вторым входом аналого-цифрового преобразователя и вторым входом демодулятора.

   167638