SU1152017A2 - Устройство дл приема и обработки избыточных сигналов - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ ПРИЕМА И ОБРАБОТКИ ИЗБЫТОЧНЫХ СИГНАЛОВ по авт. св. № 1078455, отличающеес  тем, ЧТО, с целью повышени  пропускной способности устройства, в него введены второй регистр, элемент задержки, второй декодер , ключи, триггер и второй элемент ИЛИ выход порогового элемента соединен с входом второго декодера и первым входом второго регистра, выход второго регистра соединен с первым входом первого ключа, выход которого соединен с первым входом второго элемента ИЛИ, второй выход блока регистров соединен с первым входом второго ключа, выход которого соединен с вторым входом второго элемента ИЛИ, выход которого  вл етс  выходом устройства, п тый выход хронизатора соединен с первым входом триггера, выход которого соединен с вторыми входами первого и второго ключей , выход второго декодера соединен с вторыми входами триггера и хронизатора и через элемент задержки - с вторым входом второго регистра.Q

Description

О1 Ю

Изобретение относитс  к электросв зи, может быть использовано в приемных устройствах систем передачи дискретной информации , использующих составные сигналы с избыто ностью, формируемые на основе длинных и сверхдлинных ИЗбЫТОЧНЫХ

кодов.

По основному авт. св. № 1078455 известно устройство дл  приема и обработки .избыточных сигналов, содержащее демодул тор , первый вход которого объединен с входом хронизатора и  вл етс  входом устройства , выход демодул тора соединен с первыми входами вычитател  первого блока пам ти и через пороговый элемент - с первыми входами элемента ИЛИ, регистра и вторым входом вычитател , выход регистра соединен с вторым входом элемента ИЛИ, выход которого соединен с первым входом инвертора. Выход вычитател  соединен через второй блок пам ти с первым входом блока сравнени , первый, второй выходы и второй вход которого соединены соответственно с первым, вторым входами и выходом третьего блока пам ти, третий выход блока сравнени  и выход первого счетчика соединены соответственно с первым и вторым входами логического блока, выход логического блока соединен с первым входом второго счетчика, выходы которого соединены с соответствующими входами элемента И. Выход элемента И соединен с вторым входом инвертора, рыход инвертора соединен через декодер с первым входом регистров, первый выход и второй, третий входы блока регистров соединены соответственно с первым входом и первым, вторым выходами блока управлени  выдачей информации . Выход первого блока пам ти соединен с вторым входом блока управлени  выдачей информации, первый, второй, третий и четвертый выходы хронизатора соединены соответственно с четвертым входом блока регистров, с объединенными вторыми входами второго счетчика и регистра, с объединенными входом первого счетчика, вторым входом демодул тора, третьим входом блока сравнени  и вторым входом первого блока пам ти, второй выход блока регистров  вл етс  выходом устройства. Это устройство обладает высокой помехоустойчивостью 1 .

Недостатком известного устройства  вл етс  низка  пропускна  способность.

Цель изобретени  - повыщение пропускной способности устройства.

Указанна  цель достигаетс  тем, что в устройство дл  приема и обработки избыточных сигналов введены второй регистр, элемент задержки, второй декодер, ключи, триггер и второй элемент ИЛИ, выход порогового элемента соединен с входом второго декодера и первым входом второго регистра, выход второго регистра соединен

с первым входом первого ключа, выход которого соединен с первым входом второго элемента ИЛИ, второй выход блока регистров соединен с первым входом второго ключа , выход которого соединен с вторым входом второго элемента ИЛИ, выход которого  вл етс  выходом устройства, п тый выход хронизатора соединен с первым входом триггера , выход которого соединен с вторыми входами первого и второго ключей, выход второго декодера соединен с вторыми входами триггера и хронизатора и через элемент задержки - с вторым входом второго регистра.

Физическа  сущность изобретени  заключаетс  в том, что перед формированием второй двоичной кодовой комбинации осуществл ют проверку первой кодовой комбинации (выходной комбинации порогового селектора ) на принадлежность к разрешенным комбинаци м. Эту проверку реализуют с помощью второго декодера, который в отличии от первого декодера не исправл ет ощибки, а всего лишь обнаруживает. Вследствие того, что выходна  комбинаци  порогового селектора в системах с каналами

5 высокого качества искажаетс  довольно редко, отпадает необходимость затрачивать врем  на формирование второй кодовой комбинации . В тех случа х, когда выходна  комбинаци  порогового селектора  вл етс  ошибочной, устройство функционирует

0 также, как и известное устройство.

На чертеже приведена структурна  схема устройства дл  приема и обработки избыточных сигналов.

Устройство содержит демодул тор 1, пороговый элемент 2, декодер 3, блок 4 ре гистров, аналоговый блок 5 буферной пам ти , блок 6 управлени  выдачей информации , вычитатель 7, анализатор 8, блок 9 коррекции, регистр 10 сдвига, элемент ИЛИ 11, управл емый инвертор 12, хронизатор

0 13, двоичный суммирующий счетчик 14, логический блок 15, блок 16 пам ти, блок 17 сравнени , блок 18 пам ти, двоичный вычитающий счетчик 19, элемент И 20, регистр 21 сдвига, элемент 22 задержки, декодер 23, ключи 24 и 25, триггер 26 и элемент ИЛИ 27.

В хронизаторе 13 с помощью элементов задержки, логических элементов, генераторов тактовых импульсов предусмотрена в соответствующий момент времени подача

0 импульсов считывани  информации из регистра 21 (этот момент времени определ етс  моментом окончани  анализа выходной комбинации порогового элемента 2 в декодере 23 и окончанием ее записи в регистр 21), а также формирование сигнала

5 «Общий сброс после считывани  информации из регистра 21 на выход устройства. Запрещает формирование сигнала «Общий сброс выходной сигнал декодера 23.

Декодер 23 обнаруживает ошибки и может быть выполнен по любой известной схеме, например, содержащей коммутационную матрицу и логическое устройство, если в анализируемой комбинации ошибок нет - комбинаци   вл етс  разрешенной, то сигнал на выходе декодера 23 не формируетс , в противном случае на выходе декодера 23 формируетс  управл ющий сигнал.

Элемент 22 задержки предназначен дл  согласовани  процессов записи кодовой комбинации в регистр 21 и ее анализа в декодере 23. Двоичный регистр 21 сдвига предназначен дл  промежуточного хранени  выходной комбинации порогового элемента 2. Сбрасываетс  информаци  по управл ющему сигналу, формируемому на выходе декодера 23. Считываетс  информаци  из регистра 21 по импульсам считывани  из хронизатора 13.

Ключ 24 открыт в исходном состо нии (он открыт в случае, если на его управл ющем входе присутствует сигнал «О). Через ключ 24 в открытом состо нии проходит информаци  на выход устройства через элемент ИЛИ 27 из регистра 21.

Ключ 25 закрыт в исходном состо нии (он открыт в случае присутстви  на его управл ющем входе сигнала «I). Через открытый ключ 25 информаци  с выхода блока 4 регистров выдаетс  через элемент ИЛИ 27 на выход устройства.

Исходное состо ние триггера 26 - нулевое . Измен ет он свое состо ние на единичное по выходному сигналу декодера 23. Устанавливаетс  в исходное состо ние (нулевое ) триггер 26 по сигналу «Общий сброс из хронизатора 13.

Элемент ИЛИ 27 предназначен дл  согласовани  цепей формировани  кодовых комбинаций с выходом устройства.

Устройство дл  приема и обработки избыточных сигналов работает следующим образом.

Входной, подверженный воздействию помех в канале св зи, составной сигнал с избыточностью поступает на вход аналогового демодул тора 1. Пусть дл  определенности используетс  последовательна  передача элементарных сигналов, вход щих в состав избыточного сложного сигнала. Входные сигналы последовательно подаютс  на вход хронизатора 13, в котором формируютс  управл ющие сигналы, и в соответствий с используемой процедурой обработки аналоговым демодул тором 1 элементарных сигналов в тактовые моменты времени на выходе демодул тора 1 формируютс  аналоговые элементарные сигналы, которые записываютс  в блок 5 буферной пам ти, поступают на вход вычитател  7 и на вход порогового элемента 2. Пороговый элемент

2преобразует их в выходные двоичные сигналы , запоминаемые в двоичном регистре 10, в двоичном регистре 21 и поступающие в декодер 23 и через элемент ИЛИ 11 и открытый инвертор 12 - в декодер 3.

В декодере 23 двоична  кодова  комбинаци  анализируетс  на принадлежность к разрешенным комбинаци м используемого избыточного кода. Если комбинаци  не разрешенна  (ошибки есть), то на выходе декодера 23 формируетс  управл ющий сигнал , который подаетс , во-первых, в хронизатор 13 и запрещает на определенное врем  формирование сигнала «Общий сброа во-вторых, через элемент 22 задержки об , нул ет регистр 21. Если комбинаци  разрешенна  (ошибок нет), то в соответствуюший момент времени из хронизатора 13 в регистр 21 подаютс  импульсы считывани  и двоична  комбинаци  из регистра 21 через открытый ключ 24 и элемент ИЛИ 27

0 выдаетс  на выход устройства. После этого в хронизаторе 13 формируетс  сигнал «Общий сброс, устройство готово к обработке следующего сигнала.

В случае, когда на выходе декодера 23 формируетс  сигнал ощибочной комбинации , триггер 26 переводитс  в единичное состо ние, ключ 24 закрываетс , а ключ 25 открываетс  и подключает выход блока 4 через элемент ИЛИ 27 к выходу устройства .

0 С помощью декодера 3 входна  кодова  комбинаци  отождествл етс  с выходной разрешенной двоичной кодовой комбинацией , котора  запоминаетс  в блоке 4. В двоичном регистре 10 будут накапливатьс  двоичные сигналы.

На выходе вычитател  7 формируютс  разностные сигналы, которые с помощью импульсов записи из хпонизатора 13, поступающих в анализатор 8, записываютс  в последний. Анализатор 8 определ ет наименьший аналоговый сигнал, поступающий с вычитател  7, а также двоичный код номера этого сигнала, который с выхода анализатора 8 поступает в блок 9 коррекции. С помощью тактовых импульсов хронизатора 13 двоична  кодова  комбинаци  выводитс  из регистра 10. Через инвертор 12 без изменени  проход т на вход декодера

3двоичные сигналы с выхода регистра 10. Если сигнал, сформированный из наименее достоверного аналогового сигнала в блоке

0 9 коррекции, поступит на управл ющий вход инвертора 12, то входной двоичный сигнал инвертируетс . Последующие сигналы инвертором 12 не инвертируютс .

Таким образом, в декодер 3 будет считана двоична  кодова  комбинаци , отличающа с  от предыдущей в разр де, соответствующем наименее достоверному аналоговому сигналу. Эту двоичную кодовую комбинацию в декодере 3 преобразуют в

соответствующую разрешенную кодовую комбинацию, котора  также запоминаетс  в блоке 4.

В блок 6 из блока 5 буферной пам ти по тактовым импульсам хронизатора 13 поступает аналоговый составной сигнал с избыточностью,а из блока 4 - разрешенные кодовые комбинации. В блоке 6 осуществл етс  вычисление степеней близости каждой из разрешенных кодовых комбинаций к аналоговому составному сигналу, которые затем сравнивают между собой. По управл ющему сигналу на выход устройства через открытый ключ 25 и элемент ИЛИ 27 считывают ту из разрешенных кодовых комбинаций , дл  которой степень близости больше .

Техническое преимущество предлагаемого изобретени  по сравнению с известным заключаетс  в том, что в случае безошибочного решени  на выходе порогового элемента 2 не затрачиваетс  дополнительное врем  на формирование второй кодовой комбинации , вследствие чего достигаетс  сокращение времени в доведении информации до получател , т. е. повышение пропускной способности устройства.

Claims (1)

1. УСТРОЙСТВО ДЛЯ ПРИЕМА И ОБРАБОТКИ ИЗБЫТОЧНЫХ СИГНАЛОВ по авт. св. № 1078455, отличающееся тем, что, с целью повышения пропускной способности устройства, в него введены второй регистр, элемент задержки, второй декодер, ключи, триггер и второй элемент ИЛИ выход порогового элемента соединен с входом второго декодера и первым входом второго регистра, выход второго регистра соединен с первым входом первого ключа, выход которого соединен с первым входом второго элемента ИЛИ, второй выход блока регистров соединен с первым входом второго ключа, выход которого соединен с вторым входом второго элемента ИЛИ, выход которого является выходом устройства, пятый выход хронизатора соединен с первым входом триггера, выход которого соединен с вторыми входами первого и второго ключей, выход второго декодера соединен с вторыми входами триггера и хронизатора и через элемент задержки — с вторым входом второго регистра.