SU1107146A1 - Устройство дл приема избыточной информации - Google Patents

Abstract

1..УСТРОЙСТВО ДЛЯ ПРИЕМА ИЗБЫТОЧНОЙ ИНФОРМАЦИИ, содержащее демодул тор, первый вход которого  вл етс  входом устройства, выход демодул тора соединен с первьм входом блока пам ти, выходы которого соединены с соответствующими первыми входами решающего блока, выходы решающего блока соединены с соответствующими первыми входами блока сумматоров, вторые входы которого подключены к соответствующим выходам первого регистра, первый декодер, первый выход которого соединен с первым входом первого элемента ИЛИ, второй вь1ход - с. первыми входами первого регистра и второго декодера , выход второго декодера соединен с первым входом блока регистров, первые выходы и второй вход которого соединены соответственно с первыми входами и выходом формировател  управл ющих сигналов, второй выход блока регистров соединен с вторьм входом первого элемента ИЛИ, выход которого  вл етс  выходом устройства , пороговый селектор, отличающеес  тем, что, с целью повьшени  достоверности принимаемой информации, в него введены второй регистр, блок управлени  и второй элемент ИЛИ, первые входы второго регистра подключены к соответствующим выходам блока сумматоров, выход соединен с первым входом второго элемента ИЛИ, выход которого соединен с входом первого декодера, выход демодул тора подключен через пороговый селектор к второму входу второго элемента ИЛИ, вторые входы формировател  управл ющих сигналов W подключены к соответствующим третьим выходам блока регистров, третьи входы - к соответствующим выходам блока пам ти, первый и второй входы блока управлени  подключены соответственно к входу устройства и первому выходу первого декодера, первый и второй выходы соединены соответственно с вторым и третьим входами демодул тора , третий выход - с вторым входом блока пам ти, четвертый выход - с вто рьм входом второго декодера, п тый вы4 ход - с третьим входом блока регистОд ров, шестой выход - с четвертым входом формировател  управл ющих сигналов , седьмой выход - с вторым входом первого регистра, восьмой выход с вторьм входом решающего блока и дев тый выход - с вторым входом второго регистра. 2. Устройство по п. 1, отличающеес  тем, что Демодул тор содержит умножители, интеграторы , генератор и вычигатель, первый

Description

и второй выходы генератора соединены с первьми входами соответственно первого и второго умножителей, выходы которых соединены с первыми входами соответственно первого и второго интеграторов, выходы которых соединены соответственно с первым и вторьм входами вычитател , вторые входы первого и второго умножителей объединены и  вл ютс  первым входом демодул тора, вход генератора  вл етс  вторьм входом демодул тора, вторые входы первого и второго интеграторов объединены и  вл ютс  третьим входом демодул тора, выход вычитател   вл етс  выходом демодул тора.

3. Устройство по п. 1, отличающеес  тем, что блок управлени  содержит генераторы импульсов , элементы задержки, элементы ИЛИ формирователи импульсов, триггер и счетчик, выход первого генератора импульсов через последовательно соедненные первый и второй элементы задержки соединен с входами первого фомировател  импульсов, третьего элемента задержки и первым входом первого элемента ИЛИ, выход третьего элемента задержки соединен с первым входом второго элемента ИЛИ и через четвертый элемент задержки - с входами второго формировател  имтхульсов и п того эл-емента задержки, выход п того элемента задержки соединен с вторым входом второго элемента ИЛИ, первым входом третьего элемента ИЛИ и через шестой элемент задержки - с вторым входом третьего элемента ИЛИ и входом седьмого элемента задержки, выход седьмого элемента задержки соединен с вторым входом первого элемента ИЛИ и с входом восьмого элемента задержки, выход восьмого элемента задержки соединен через дев тый элемент задержки с третьим входом третьего элемента ИЛИ и с входом дес того элемента задержки, выход дес того элемента за держки соединен с первым входом четвертого элемента ИЛИ, выход третьего элемента ИЛИ соединен с первым входо триггера, выход которого через второй генератор импульсов соединен с входом счетчика, выход счетчика соединен с вторым входом триггера, вход первого генератора импульсов и второй вход четвертого элемента ИЛИ  вл ютс  соответственно первым и вторым входами блока управлени , выходы первого генератора импульсов, первого элемента задержки, первого элемента ИЛИ,,второго элемента ИЛИ, второго генератора импульсов, восьмого элемента задержки, первого формировател  импульсов, второго элемента задержки, второго формировател  импуль-сов и четвертого элемента ИЛИ  вл ютс  соответственно первым, вторым, третьим, четвертым, п тым, шестым, седьмым, восьмым, дев тым и дес ть1м входами блока управлени ,

4,Устройство по п. 1, отличающеес  тем. Что решающий блок содержит генератор, элемент ИЛИ элементы сравнени  и ключи, выход генератора соединен с первыми входами элементов сравнени , выходы которых соединены соответственно с первыми входами ключей и входами элемента ИЛИ, выход элемента ИЛИ соединен с первым входом генератора и вторыми входами ключей, вторые входы элементов сравнени   вл ютс  первыми входами решающего блока, второй вход генератора  вл етс  вторым входом решающего блока, выходы ключей  вл ютс выходами решающего блока.

5,Устройство по п. 1, отличающеес  тем, что формирователь управл ющих сигналов содержит умножители, сумматоры и вычитатель , выходы первых и вторых умножителей соединены с первыми входами соответственно первого и второго сумматоров, выходы которых соединены соответственно с первым и вторым входами вычитател , первые входы rtepвых и вторых умножителей  вл ютс  соответственно первыми и вторыми входами формировател  управл ющих сигналов, вторые входы первых умножителей объединены соответственно с вторыми входами вторых умножителей

и  вл ютс  третьими входами формировател  управл ющих сигналов, вторые входы первого и второго сумматоров объединены и  вл ютс  четвертым входом формировател  управл ющих сигналов, выход вычитател 

 вл етс  выходом формировател  управл ющих сигналов,

6,Устройство по п. 1, отличающеес  тем, что блок регистров содержит регистры, ключи

и элемент ИЛИ|. выход первого регистра соединен с первыми входами первого ключа и второго регистра, выход

второго регистра соединен с первым входом второго ключа, выходы первого и второго ключей соединены с соответствующими первым и вторым входами элемента ИЛИ, первый вход первого ключа  вл етс  первым входом блока регистров, вторые входы первого и второго ключей объединены и

107146

 вл ютс  вторым входом блока регистров , вторые входы первого и второго регистров объединены и  вл ютс  третьим входом блока регистров, вьосоды второго регистра, элемента ИЛИ и первого регистра  вл ютс  соответственно первыми, вторым и третьими выходами блока регистров.

1

Изобретение относитс  к электросв зи и может быть использовано в системах передачи информации дл  приема составных сигналов с избыточностью , использующих длинные и сверхдлинные помехоустойчивые коды.

Известно устройство дл  приема избыточной информации, содержащее аналоговый демодул тор, первый и второй решающие блоки С1.

Недостатком такого устройства  вл етс  низка  достоверность приема информации, поскольку в нем недостаточно полно используетс  аностериорна  информаци  о прин том сложном сигнале с избыточностью.

Известно также устройство дл  приема дискретной информации, содержащее блок отсчета сигнала, блок сра нени , блок пам ти, блок пороговых уровней напр жений, блок опроса и решающий блок С 2Д.

Недостатком данного устройства  вл етс  ограниченна  область функциональных возможностейj так как уст ройство обрабатьгеает ограниченный класс сигналов, формируемых на основ мажоритарно декодируемых кодов.

Наиболее близким к предлагаемому  вл етс  устройство дл  приема избыточной информации, содержащее демодул тор , первый код которого  вл етс  входом устройства, выход демодул тора соединен с входом блока пам ти , первые выходы которого соединены через решающий блок ссоответствующими первыми входами блока сумматоров , вторые входы которого подключены к соответствующим выходам .первого регистра, выходы блока сумматоров соединены с соответствующими входами первого декодера, первый выход которого соединен с перв ым входом элемента ИЛИ, вторые выходы - с соответствующими входами второго регистра, выход которого ссзединен с первым входом второго декодера, выход второго декодера соединен с первым входом блока регистров, первый выход второго декодера соединен с первым входом блока регистров, первый выхо которого соединен с вторым входом элемента ИЛИ, вторые выход и вход ; подключены соответственно к первым входу и выходу формировател  управл ющих сигналов, второй вход формировател  управл ющих сигналов объединен с входом порогового селектора и подключен к второму выходу блока пам ти, выход порогового селектора соединен с входом третьего декодера , первый выход которого соединен с входом первогохрегистра и вторым входом второго декодера, второй выход третьего декодера соединен с третьим входом элемента ИЛИ, выход которого  вл етс  выходом устройства СЗ.

Недостатком известного устройства  вл етс  низка  достоверность приема информации.

Цель изобретени  - повышение достоверности принимаемой информаци

Указанна  цель достигаетс  тем, что в устройство дл  приема избыточной информации, содержащее демодул тор , первый вход которого  вл етс  входом устройства, выход демодул тора соединен с первым входом блока пам ти, выходы которого соединены с соответствующими первыми- входами решающего блока, выходы решающего блока соединены с соответствующими первыми входами блока сумматоров, вторые входы которого 11пл,клк1гены к соответствующим выхоп .)м перрого регистра, перный декод первый которого соединен с первым входом первого элемента ИЛИ второй выход - с первыми вкодами первого регистра и второго декодер выход второго декодера соединен с первым входом блока регистров, пер вые выходы и второй вход которого соединены соответственно с первыми входами и вьгходом формировател  управл юищх сигнапов, второй выход блока регистров соединен с вторым входом первого элемента ИЛИ, выход которого  вл етс  выходом устройства , пороговый селектор, введены второй регистр, блок управлени  и второй элемент ИЛИ, первые входы второго регистра подключены к соOTBeTCTBvroinHM выходам блока сумматоров , выход соединен с первым в дом второго элемента ИЛИ, выход ко торого соединен с входом первого декодера, выход демодул тора подключен через пороговый селектор к второму входу второго элемента ИЛЬ вторые входы формировател  управл ющих сигнштов подключены к соответствующим третьим выходам блока регистров, третьи входы - к соответствующим выходам блока пам ти, первый и второй входы блока управлени  подключены соответственно к входу устройства и первому выходу первого декодера, первый и второй выходы соед 1нены соответственно с вторым и треты-iM входами демодул тора , третий выход - с вторым входом блока пам ти, четвертый выход - с вторым входом второго деко дера, п тый выход - с третьим входом блока регистров, шестой выход с четвертым входом формировател  управл ющих сигналов, седьмой выход - с вторым входом первого регистра , восьмой выход - с вторым входом решающего блока и дев тый в ход - с вторым входом второго регистра . Демодул тор содержит умножители интеграторы, тенератор и вычитател первый и второй выходы генератора соединены с первыми входами соотве ственно первого и второго умножите лей, выходы которых соединены с первыми входами соответственно пер вого и второго интеграторов, выход которых соединены соответственно с первым и вторым входами вычитател  464 вторые входы первого и второго умножителей объединены и  вл ютс  первым входом демодул тора, вход генератора  вл етс  вторым входом демодул тора, вторые входы первого и второго интеграторов объединены и  вл ютс  третьим входом демодул тора , выход вычитател   вл етс  выходом демодул тора. Блок управлени  содержит генераторы импульсов, элементы задержки, элементы ИЛИ, формирователи импульсов , триггер и счетчик, выход первого генератора импульсов через последовательносоединенные первый и второй элементы задержки соединен с входами первого формировател  импульсов , третьего элемента задержки и первым входом первого элемента ИЛИ, выход третьего элемента задержки соединен с первым входом второго элемента ИЛИ и через четвертый элемент задержки - с входами второго формировател  импульсов и п того элемента задержки, выход п того элемента задержки соединен с вторым входом второго элемента ИЛИ, первым входом гретьего элемента ИЛИ и через шестой элемент задержки с вторым входом третьего элемента ИЛИ и входом седьмого элемента задержки , .выход седьмого элемента задержки соединен с вторым входом первого элемента ИЛИ и с входом восьмого элемента задержки, выход восьмого элемента задержки соединен через дев тый элемент задержки с третьим входом третьего элемента ИЛИ и с входом дес того элемента задержки, выход дес того элемента задержки соединен с первым входом четвертого элемента ИЛИ, выход третьего элемента ИЛИ соединен с первым .входом триггера, выход которого через второй генератор импульсов соединен с входом счетчика,, выход счетчика соединен с вторым входом триггера, вход первого генератора импульсов и второй вход четвертого элемента ИЛИ  вл ютс  соответственно первым и вторым входами блока управлени , выходы первого генератора импульсов, первого элемента задержки , первого элемента ИЛИ, второго элемента ИЛИ, второго генератора импульсов, восьмого элемента задержки , первого формировател  импульсов, второго элемента задержки, второго формировател  импугьсов и четверто5 го элемента ИЛИ  вл ютс  соответственно первым, вторьвч, третьим, четвертым , п тым, шестым, седьмым, вос мым, дев тым и дес тым вход ми блока управлени . Решающий блок содержит генератор элемент ИЛИ, элементы сравнени  и ключи, выход генератора соединен с первыми входами элементов сравнени  выходы которых соединены сортветственно с первыми входами ключей и входами элемента ИЛИ, выход элемента ИЛИ соединен с первым входом генератора и вторыми входами ключей, вторые входы элементов сравнени   вл ютс  первыми входами решающего блока, второй вход генератора  вл етс  вторым входом решающего блока выходы ключей  вл ютс  выходами решающего блока. Формирователь управл ющих сигналов содержит умножители, сумматоры и вычитатель, выходы первых и вт рых умножителей соединены с первыми входами соответственно первого и второго сумматоров, выходы которых соединены соответственно с первым и вторьсм входами вычитател , первые входы первых и вторых умножителей  вл ютс  соответственно первыми и вторыми входами формировател  управл ющих сигналов, вторые входы первьйс умножителей объединены соответственно с вторыми входами вторых умножителей и  вл ютс  третьими входами формировател  управл ющих сигналов, вторые входы первого и второго сумматоров объединены и  вл ютс  четвертым входом формировател  управл ющих сигналов, выход вычитател   вл етс  выходом формировател  управл ющих сигналов. Блок регистров содержит регистры ключи и элемент ИЛИ, выход первого регистра соединен с первыми входами первого ключа и второго регистра, выход второго регистра соединен с первым входом второго ключа, выходы первого и второго ключей соединены с соответствующими первым и вторым входами элемента ИЛИ, первый вход первого ключа  вл етс  первым входом блока регистров, вторые входы первого и второго ключей объединены и  вл ютс  вторым входом блока регистров , вторые входы первого и вто рого регистров объединены и  вл ютс  третьим входом блока регистров, вьосоды второго регистра, элемента 6 ИЛИ и первого регистра  йлт ютс г соответственно первыми, вторым и третьими выходами блока регистров. На фиг. 1 приведена структурна  схема устройства дл  приема избыточной информации; на фиг. 2 - структурна  схема аналогового демодул тора (приемника); на фиг. 3 - структурна  схема блока управлени ; на фиг.4структурна  схема решающего блока; на фиг. 5 - структурна  схема формировател  управл ющих сигналов; на фиг. 6 - структурна  схема блока регистров. Устройство дл  приема избыточной информации (фиг. 1) содержит аналоговый демодул тор 1, блок 2 пам ти, пороговый селектор 3, декодер 4, исправл ющий ошибки, блок 5 регистров , формирователь 6 управл ющих сигналов, регистр 7, решающий блок 8, блок 9 сумматоров по модулю два, регистр 10, декодер 11, обнаруживающий ощибки, элементы ИЛИ 12 и 13 и блок 14 управлени . Аналоговый демодул тор 1 (фиг.2) содержит генератор 15 опорных сигналов , умножители 16 и 17 интеграторы 18 и 19 и вычитатель 20. Блок 14 управлени  (фиг.З) содержит генератор 21, элементы 22-31 задержки , элементы ИЛИ 32-35, формирователи 36-38 импульсов, в каждый из которых вход т счетчик 39, триггер 40 и генератор 41 тактоыых импульсов . Решающий блок 8 (фиг.4) содержит элементы 42 сравнени , ключи 43, генератор 44 линейно измен ющегос  напр жени  и элемент ИЛИ 45. Формирователь 6 управл ющих сигналов (фиг. 5) содержит умножители 46 и 47, сумматоры 48 и 49 и вычитатель 50. Блок 5 регистров (фиг. 6) содержит регистры 51 и 52 сдвига, ключи 53 и 54 и элемент ИЛИ 55. Декодер 1 (фиг. 2) работает следующим образом. На его информационный вход поступает эл смен тарный канальный сигнал, вход щий в составной (последовательный) избыточный сигнал. Этот же входной сигнал подаетс  и на вход блока 14, в котором вырабатываетс  управл ющий сигнал, по которому запускаетс  генератор 15 опорных канальных сиг алоь. При этом на входах каждого из умгюжи7 телей 16 и 17 синхронно по вл ютс  входной и соответствующий опорный сигналы. В умножител х 16 и 17 сигналы перемножаютс . Выходной резуль тирующий сигнал каждого из умножителей подаетс  на вход соответствую щего интегратора 18, 19. Брем  интегрировани  определ етс  управл ющим сигналом, подаваемым на каждый интегратор 18, 19 из блока 14. Выходные напр жени  интеграторов 18 и 19 вычитаютс  в вычитателе 20 и входной элементарный канальный сигнал преобразуетс  в выходной разностный (аналоговый) сигнал. Блок 5 регистров (фиг. 6) работает следующим образом. По управл ющим сигналам в регист ры 51 и 52 записываютс  информационные сигналы из декодера 4. В част ности, по первому управл ющему сигналу в регистр 52 записываетс  перва  выходна  разрешенна  двоична  кодова  комбинаци . По второму управл ющему сигналу происходит однов ременно две операции: сдвиг первой комбинации из регистра 52 в регистр 51 и запись второй разрешенной двои ной кодовой комбинации из декодера 4 в регистр 52. Управл ющие сигналы формируютс  в соответствующие моменты времени в блоке 14. в определенны момент времени из формировател  6 управл ющих сигналов на управл ющие входы ключей 53 и 54 блока 5 подаетс  управл ющий сигнал Если этот управл ющий сигнал   вл етс  положительным, то открываетс  ключ 53, в противном случае - ключ 54. После того, как откроетс  один из ключей, подаетс  третий управл ю щий сигнал на регистры 51 и 52. По третьему управл ющему сигналу комбинаци  из регистра 51 считываетс  полностью, а из регистра 52 она одновременно переписываетс  в регистр 51 и также последовательно подаетс  на информационный вход ключа 54 (сч тьша сьиз регистра 51, комбинаци  подаетс  на информационный вход ключа 53). Следовательно, если открыт ключ 53, то на вход блока 5 через элемент ИЛ1-1 55 считываетс  комбинаци  регистра 51. Если открыт ключ 54, то на выход блока 5 через элемент ИЛИ 55 считываетс  комбинаци  регистра 52. После второго управл ющего сигнала на регистры 51 и 52 в них записаны разрешенные комбинации. С параллель46 ных выходов  чеек пам ти этих регистров разрешенные комбинации подаютс  в формирователь 6. Формирователь 6 управл ющих сигналов предназначен дл  определени  той из двух разрешенньос кодовых комбинаций , хран щихс  в регистрах 51 и 52 блока 5,.котора  в большей степени соответствует входному избыточному сигналу. В формирователе 6 на один вход каждого из умножителей 46, 47 подаетс  аналоговый сигнал, а на другой вход - двоичный сигнал. Если двоичный сигнал единичный , то на выходе умножител  по вл етс  аналоговый сигнал (с его другого входа) без изменени . Если двоичный сигнал, подаваемый на соответствующий вход умножител ,  вл етс  нулевым, то на выходе умножител  формируетс  аналоговый сигнал с противоположным входному знаком. Формирователь 6 управл ющих сигналов работает следующим образом. В соответствующие моменты времени (они задаютс  управл ющими сигийлами блока 14) на входы умножителей 46 и 47 из блока 2 подаютс  аналоговые сигналы , а на другие входы умножителей с выходов блока 5 регистров подаютс  двоичные сигналы. В умножител х 46 и 47 указанные сигналы перемножаютс . Результирующие сигналы с выходов умножителей суммируютс  в сумматорах 48 и 49. По управл ющему сигналу из блока 14 на выходе каждого из сумматоров 48, 49 формируетс  вькодной сигнал, поступаю,щий на соответствующий вход элемента вычитател  50. На выходе вычитател  50 формируетс  управл ющий сигнал, который поступает на управл юцц е входы ключей 53 и 54 блока 5 регистров. Решающий блок 8 (фиг.4) работает следующим образом. На информационные входы элементов 42 сравнени  с выхода блока 2 подаютс  аналого- вые сигналы, а на другие входы подаетс  линейно измен ющеес  напр жение с выхода генератора 44, который в определенный MOMeHf времени запускаетс  управл ющим сигналом блока 14. Как только величины входных сигналов элементов 42 сравнени  будут равны, на выходе этого элемента по вл етс  управл ющий сигнал, который через элемент ИЛИ 45 останавливает генератор 44 и через.соответ9 ствующий ключ 43 подаетс  на выход блока 8, Таким образом, решающий блок 8 определ ет минимальный разностный сигнал, номер разр да его соответствует номеру разр да в выходной двоичной комбинации, котора   вл етс  комбинацией двоичного кода посто нного единичного веса. Программно-временной блок 14 выполн ет функции хронизации и управлени , он определ ет начало каждого элементарного канального сигнала и синхронно запускает генератор 15 опорных сигналов (фиг.2), элементы 22-31 задержки, формирователи 36-38 тактовых импульсов. Программно-временной блок (фиг. работает следующим образом. Входной элементарный канальный сигнал подаетс  на генератор 21, на выходе которого формируетс  сигнал запуска генератора 15 (фиг.2), а также сиг нал, который после задержки в элементе 22 задержки подаётс  на инте раторы 18 и 19 (фиг, 2). Выходной сигнал элемента 22 подаетс  также на элемент 23 задержки, на выходе которого сигнал по вл етс  после об работки демодул тором 1 всех элементарных канальных сигналов. Этот сигнал непосредственно подаетс  в решающий блок 8 на запуск генератора 44, через формирователь 37 тактовых импульсов в виде последовательности тактовых импульсов подаетс  в регистр 7, через элемент ИЛИ 33 выходной сигнал элемента 23 также подаетс  в блок 2. Кроме тог выходной сигнал элемента 23 поступает на вход элемента 24 задержки, с выхйда которого сигнал подаетс  через элемент ИЛИ 35 на декодер 4, разреша  исправление ошибок в перв двоичной кодовой комбинации. После задержки в элементе 25 управл ющий сигнал запускает формирователь 36, тактовые импульсы которого подаютс на регистр 10 дл  записи в него скорректированной двоичной кодовой комбинации. Далее управл ющий сигнал задерживаетс  в элементе 26 задержки, с выхода которого управл ющий сигнал через элемент ИЛИ 34 запускает генератор 41 в формирова теле 38 тактовых импульсов. Выходные импульсы генератора41 подсчитываютс  двоичным счетчиком 39. По следний импульс вызьшает переполне ние счетчика 39, вследствии чего н 4610 выходе счетчика 39 по вл етс  импульс переполнени , который позврап (ает триггер 40 в исходное (нулевое ) состо ние, тем самым останавлива  генератор 4I. Выходной сигнал элемента 26 задержки через элемент ИЛИ 35 под етс  в декодер 4, разреша  исправление ошибок во второй двоичной кодовой комбинации, и на вход элемента 27 задержки. С выхода последнего управл ющий сигнал через элемент ИЛИ 34 и формирователь 38 тактовых импульсов в виде последовательности тактовых импульсов подаетс  на регистры блока 5. С выхода элемента 27 сигнал подаетс  также на вход элемента 28 задержки. С его выхода управл ющий сигнал через элемент ИЛИ 33 подаетс  в блок 2. С выхода элемента 23 задержки управл ющий сигнал подаетс  на сумматоры 48 и 49 блока 8 и на вход элемента 30 задержки . Выходной сигнал элемента 30 через элемент ИЛИ 34 запускает формирователь 38 тактовых импульсов, выходные сигналы которого подаютс  в блок 5 дл  считывани  соответствующей разрешенной кодовой комбинации на выход устройства. Задержива сь в элементе 31 задержки, выходной сигнал элемента 30 -через элемент ИЛИ 32 становитс  сигналом общего сброса, который подаетс  на все элементы пам ти и другие элементы устройства, привод  их в исходное состо ние. Устройство дл  приема избыточной информации работает следующим образом. Составной сигнал с избыточностью из канала св зи поступает в аналоговый демодул тор 1, в котором преобразуетс  в составной аналоговый сигнал, состо щий из Н элементарных аналоговых сигналов. Этот аналоговый сигнал (аналогова  комбинаци ) X запоминаетс  в блоке 2 пам ти и, преобразу сь с помощью порогового селектора 3 в двоичную кодовую комбинацию У, через элемент ИЛИ 12 подаетс  в декодор 11. Если в декодере 11 не будет обнаруткено, что в комбинации У есть ошибки (т.е. она  вл етс  разрешенной двоичной кодовой комбинацией), комбинаци  У через элемент ИЛИ 13 выдаетс  на выход устройства , а первый ее двоичный сиг- , 11 нал, подава сь в блок 14, преобразуетс  в сигнал общего сброса (о.с. при котором все блоки устройства привод тс  в исходное состо ние и устройство готово к обработке следующего входного сигнала. При обнаружении ошибок в У кодова  комбинаци  подаетс  на вход регистра 7, где запоминаетс , и на вход декодер 4,-который отождествл ет комбинацию У с ближайшей разрешенно двоичной кодовой комбинацией У, Ко бинаци  У записываетс  и хранитс  в блоке 5 регистров. Из блока 2 пам ти аналоговые сиг налы также параллельно считываютс  в решаюищй f5лoк 8, в котором опреде л етс  наименьший из аналоговых сигналов. На выходе решающего блока 8 формируетс  двоична  кодова  комб наци , в которой единичный символ находитс  в разр де с тем же номеро что и наименьший аналоговый символ (сигнал). Другие разр ды нулевые. После этого из регистра 7 в блок 9 сумматоров поступает двоична  кодов комбинаци  У, а из блока 8 - комбинаци  с единичным весом. В блоке 9 сумматоров по модулю два суммируютс ( в параллельном коде) двоична  кодо ва  комбинаци  единичного веса и ко бинаци  У,  вл юща с  первой грубой оценкой составного сигнала с избыточностью . В результате суммировани на выходе блока 9 образуетс  двоична  кодова  комбинаци  У . Двоична  кодова  комбинаци  У/| запоминаетс  в регистре 10. Двоична  кодова  комбинаци  регистра 10 отличаетс  от двоичной кодовой комб нации регистра 7 в одном разр де, н мер которого определ етс  номером ед ничного разр да в выходной двоичной комбинации решающего блока 8. Считыва сь из регистра 10, комбинаци  У через элемент ИЛИ 12 подает с  Б декодер 11, где обрабатываетс  так же, как и комбинаци  У. Т.е. если она не  вл етс  разрешенной (в У имеютс  ошибки) , комбинаци  У/i подаетс  на вход декодера 4. В декодере 4 комбинаци  У/i отождествл етс  с ближайшей разрешенной кодовой комбинацией У/, котора  также записываетс  и хранитс  в блоке 5 регистров. Из блока 2 пам ти по управл ющему сигналу из блока 14 в формирователь 6 поступает составной аналоговый сигнал X (точна  копи  входного избыточного сигнала), а из блока 5 в параллельном коде подаютс  двоичные разрешенные кодовые комбинации У и У. В формирователе 6 определ етс , кака  из двух разрешенных кодовых комбинаций больше соответствует сигналу точной оценки X. Степень соответстви  может определ тьс , например, в результате вычислени  коэффициентов коррел ции (им соответствуют выходные сигналы сумматоров 48 и 49 формировател  6) с пocJ7eдyющим их сравнением . Ближайша  разрешенна  кодова  комбинаци  по управл ющему сигналу соответствующей пол рности из формировател  6 в блок 5 считываетс  из блока 5 на выход устройства через элемент ИЛИ 13. После этого блок 14 формирует сигнал общий сброс и устройство обрабатывает следующий составной сигнал с избыточностью. Предлагаемое устройство дл  приема избыточной информации по методу ближней зоны обладает более высокими технико-экономическими показател ми по сравнению с известным устройством . В качестве показател  достоверности обработки информации будем считать величину Б, пропорциональную веро тности правильного приема Р(«((р) составного сигнала с избыточностью и веро тности безотказной работы Р, т.е. Б. РП(. При заданном качестве канала св зи можно считать, что Б Рср-. Веро тность безотказной работы оцениваетс  отношением числа однотипных элементов устройства, продолжающих работать по истечении времени Т, к общему числу элементов (аналогичных ) аппаратуры, исправных в момент времени Т О v 1 где л-общее число элементов в М(Т)-число элементов, отказавших за врем  Т (будем считать, что интенсивность отказов сумматоров по модулю два и в предлагаемом и в известном устройствах одна и та же).

1 (

Ориентировочно выигрьпи по достоверности оРработкн информации оцени1 .

М-(ТЧ Так как ;-,-, L ,

Фиг.2.

f

(fJ.

Фиг.У

fift. в

Claims (6)

1,.УСТРОЙСТВО ДЛЯ ПРИЕМА ИЗБЫТОЧНОЙ ИНФОРМАЦИИ, содержащее демодулятор, первый вход которого является входом устройства, выход демодулятора соединен с первым входом блока памяти, выходы которого соединены с соответствующими первыми входами решающего блока, выходы решающего блока соединены с соответствующими первыми входами блока сумматоров, вторые входы которого подключены к соответствующим выходам первого регистра, первый декодер, первый выход которого соединен с первым входом первого элемента ИЛИ, второй выход - с. первыми входами первого регистра и второго декодера, выход второго декодера соединен с первым входом блока регистров, первые выходы и второй вход которого соединены соответственно с первыми входами и выходом формирователя управляющих сигналов, второй выход блока регистров соединен с вторым входом первого элемента ИЛИ, выход которого является выходом устройства, пороговый селектор, отличающееся тем, что, с целью повышения достоверности принимаемой информации, в него введены второй регистр, блок управления и второй элемент ИЛИ, первые входы второго регистра подключены к соответствующим выходам блока сумматоров, выход соединен с первым входом второго элемента ИЛИ, выход которого соеди нен с входом первого декодера, выход демодулятора подключен через пороговый селектор к второму входу второго элемента ИЛИ, вторые входы формирователя управляющих сигналов подключены к соответствующим третьим выходам блока регистров, третьи входы - к соответствующим выходам блока памяти, первый и второй входы блока управления подключены соответственно к входу устройства и первому выходу первого декодера, первый и вто рой выходы соединены соответственно с вторым и третьим входами демодулятора, третий выход - с вторым входом блока памяти, четвертый выход - с вто рьы входом второго декодера, пятый вы ход - с третьим входом блока регистров, шестой выход - с четвертым входом формирователя управляющих сигналов, седьмой выход - с вторым входом первого регистра, восьмой выход с вторьм входом решающего блока и девятый выход - с вторым входом второго регистра.

2. Устройство по π. 1, отличающееся тем, что демодулятор содержит умножители, интеграторы, генератор и вычитатель, первый и второй выходы генератора соединены , с первьми входами соответственно первого и второго умножителей, выходы которых соединены с первыми входами соответственно первого и второго интеграторов, выходы которых соединены соответственно с первым и вторьм входами вычитателя, вторые входы первого и второго умножителей объединены и являются первым входом демодулятора', вход генератора является вторьгч входом демодулятора, вторые входы первого и второго интеграторов объединены и являются третьим входом демодулятора, выход вычитателя является выходом демодулятора.

3. Устройство по п. 1, отличающееся тем, что блок управления содержит генераторы импульсов, элементы задержки, элементы ИЛИ, формирователи импульсов, триггер и счетчик, выход первого генератора импульсов через последовательно соединенные первый и второй элементы задержки соединен с входами первого формирователя импульсов, третьего элемента задержки и первым входом первого элемента ИЛИ, выход третьего элемента задержки соединен с первым входом второго элемента ИЛИ и через четвертый элемент задержки - с входами второго формирователя имфгльсов и пятого элемента задержки, выход пятого элемента задержки соединен с вторым входом второго элемента ИЛИ, первым входом третьего элемента ИЛИ и через шестой элемент задержки - с вторым входом третьего элемента ИЛИ и входом седьмого элемента задержки, выход седьмого элемента задержки соединен с вторым входом первого элемента ИЛИ и с входом восьмого элемента задержки, выход восьмого элемента задержки соединен через девятый элемент задержки с третьим входом третьего элемента ИЛИ и с входом десятого элемента задержки, выход десятого элемента задержки соединен с первым входом четвертого элемента ИЛИ, выход третьего элемента ИЛИ соединен с первым входом триггера, выход которого через второй- генератор импульсов соединен с входом счетчика, выход счетчика соединен с вторым входом триггера, вход первого генератора импульсов и •второй вход четвертого элемента ИЛИ являются соответственно первым и вторым входами блока управления, вы ходы первого генератора импульсов, первого элемента задержки, первого элемента ИЛИ,,второго элемента ИЛИ, второго генератора импульсов, восьмого элемента задержки, первого формирователя импульсов, второго элемента задержки, второго формирователя импуль-сов и четвертого элемента ИЛИ являются соответственно первым, вторым, третьим, четвертым, пятым, шестым, седьмым, восьмым, девятым и десятым входами блока управления.

4. Устройство по π. 1, отличающееся тем, Что решающий блок содержит генератор, элемент ИЛИ, элементы сравнения и ключи, выход генератора соединен с первыми входами элементов сравнения, выходы которых соединены соответственно с первыми входами ключей и входами элемента ИЛИ, выход элемента ИЛИ соединен с первым входом генератора и вторыми входами ключей, вторые входы элементов сравнения являются первыми входами решающего блока, второй вход генератора является вторым входом решающего блока, выходы ключей являются выходами решающего блока.

5. Устройство по п. 1, отличающееся тем, что формирователь управляющих сигналов содержит умножители, сумматоры и вычитатель, выходы первых и вторых умножителей соединены с первыми входами соответственно первого и второго сумматоров, выходы которых соединены соответственно с первым и вторым входами вычитателя, первые входы Первых и вторых умножителей являются соответственно первыми и вторыми входами формирователя управляющих сигналов, вторые входы первых умно- . жителей объединены соответственно с вторыми входами вторых умножителей и являются третьими входами формирователя управляющих сигналов, вторые входы первого и второго сумматоров объединены и являются четвертым входом формирователя управляющих сигналов, выход вычитателя является выходом формирователя управляющих сигналов.

6. Устройство по п. 1, отличающееся тем, что блок регистров содержит регистры, ключи и элемент ИЛИ,, выход первого регистра соединен с первыми входами первого ключа и второго пегиетра, выход

07146 второго регистра соединен с первым входом второго ключа, выходы первого и второго ключей соединены с соответствующими первым и вторым входами элемента ИЛИ, первый вход первого ключа является первым входом блока регистров, вторые входы первого и второго ключей объединены и являются вторым входом блока регистров, вторые входы первого и второго регистров объединены и являются третьим входом блока регистров, выходы второго регистра, элемента ИЛИ и первого регистра являются соответственно первыми, вторым и третьими выходами блока регистров.