SU1001147A1 - Устройство дл приема избыточной информации - Google Patents

Description

Изобретение относитс  к электросв зи , а именно к приемным устройст вам дискретных систем св зи, исполь зующим составные сигналы с избыточностью , формируемые на основе длинных и сверхдлинных помехоустойчивых кодов. Известны устройства дл  приема сообщений, передаваемых сложными си налами на основе избыточных кодов. Известно устройство дл  приема дискретной информации, содержащее блок отсчета сигнала, выход которог соединен с одним из входов блока сравнени , блок пам ти, управл ющие входы которого подключены к выходам блока опроса, выходы соединены с входами решающего блока, выходы бло ка пороговых уровней напр жени  под ключены к другим входам блока сравнени , выходы которого соединены с информационными входаг/ш блока пам ти 13Наиболее близким по технической сущности к предлагаемому  вл етс  устройство дл  приема избыточной информации, состо щее из аналоговог демодул тора, вход которого подключен к входу устройства, выход - к входу блока буферной пам ти, первый выход блока буферной пам ти соединен с первым входом блока управлени  выдачей информации, а через пороговый селектор - с первым входом декодера и входом первого блока регистров пам ти, выход которого соединен с первым входом сумматора по модулю два, выход декодера соединен с первым входом второго блока регистров пам ти,первый выход и второй вход которого соединены соответственно с вторым входом и выходом блс|ка управлени  выдачей информации, второй выхЪд второго блока регистров пам ти соединен с выходом устройства, вторые выходы блока буферной пам ти через, решающий блок соединены с вторыми входами сумматора по .модулю два, выходы.которого соединены с входами третьего 6JtoKa регистров пам ти С 2 3Известное устройство обеспечивает высокую помехоустойчивость приема составных сигналов с избыточностью, реализу  один из способов приема в делом до методу граничной компенсации . Недостатком известного устройства  вл етс  низка  оперативность приема сообщений в системах передачи

дискретной информацией с высококачесвенными каналами св зи, дл  которых веро тноегь. искажени  элементарного сигнала . Использование составных сигналов с избыточностью в подобных системах без исправлени  ошибок за счет коррекции первой грубой оценки ( двоичные кодовые комбинации на выходе порогового селектора ) обеспечивает достаточно высокую степень достоверности. С другой CTopOHF.ii, операци  декодировани  (реализуема  в известномустройстве ), т.е. отождествление входной двоичной ( дл  декодера ) кодовой комбинации с выходной разрешенной двоичной кодовой комбинацией в случае обработки длинных и сверхдлинных кодов, требует много времени.

Обнаружение ошибок заключаетс  лиигь в проверке на четность определенных проверочных выборок символов и требует столь малых временных затрат, что декодер, обнаруживающий ошибки, может считатьс  практически безынерционным (.он, по существу,  вл етс  дешифратором.

В известном устройстве используетс  лишь декодер, исправл ющий ошибки независимо от того, имеетс  необходимость исправл ть их или нет т.е. при отсутствии ошибок, когда не имеет смысла задержать выдачу прин того сообщени  потребителю, следует иметь ввиду,, что веро тнос этих бecc 1ыcлeнныx временных, затрат велика и определ етс  веро тностью правильного приема избыточных сигналов при посимвольной обработке, т.е. Ррр- I-POT.

Все это снижает оперативность приема сообщений, достоверность принимаемой информации (-так как при правильно прин том сообщении оно может быть, искажено из-за сбоев в декодере, исправл ющем -ошибки ), а в дуплексных системах св зи ипропускную способность каналов св зи.

Цель изобретени  повышение быстродействи  устройства .за счет уменьшени  среднего времени прин ти решений на основе использовани  процедуры исправлени  ошибок только в случае их обнаружени .

Указанна  цель достигаетс  тем, что в устройство дл  приема избыточной информации, содержащее аналоговый демодул тор, вход которого соединен с входом устройства, выход с входом блока буферной пам ти, первый выход блока буферной пам ти соединен с входом порогового селектора и первым входом формировател  управл ющих сигналов, второй вход и выход которого соединены соответственно с первым выходом и первым входом блока регистров пам ти, вторые выходы блока буферной пам ти

через решающий блок соединены с первыми входами блока сумматоров по Модулю два, второй вход которого соединен с выходом первого регистра пам ти, второй регистр пам ти, выход которого соединен с первЕ м входом формировател  достоверного соединени , выход которого соединен с вторым входом блока регистров пагл ти, введены блоки контрол  достоверности информации и элемент ИЛИ, выход порогового селектора соединен с входом первого блока контрол  достоверности информации, первый выход которого соединен с входом первого регистра пам ти и вторым входом cj рмировател  достоверного сообщенп/, второй выход первого блока контрол  достоверности информации соединен с первым входом элемента ИЛИ, выходы блока сумматоров по модулю два соединены с входами второго блока контрол  достоверности информации, первые выходы которого соединены с входами регистра пам ти, а второй выход - с вторым входом элемента ИЛИ второй выход блока регистров пам ти соединен с третьим входом элемента ИЛИ, выход которого соединен с выходом устройства.

Возможны две ситуации, при которых нецелесообразно затрачивать врем  на исправление ошибок.

Бо-первых, в случае, когда посимвольное решение приводит к разрешенной кодовой комбинации. В данной ситуации факт отсутстви  ошибок констатируетс  введеЕ1ным первым блоком обнаружени  ошибок.

Во-вторых, при формировании второ грубой оценки составного сигнала (аналогового ) на выходе блока сумматоров по модулю два образуетс  двоична  кодова  комбинаци , котора  также может быть разрешенной кодовой комбинацией. Факт отсутстви  ошибок Б этой двоичной кодовой комбинации констатируетс  с помощью второго блока обнаружени  оьиибок.

Следовательно, на выход устройства может быть выдана р азрешенна  двоична  кодова  комбинаци , сформированна  в одном из трех каналов: первые, два содержат блоки, обнаруживающие ошибки, а третий - декодер, исправл ющий ошибки. Дл  объединени  их по выходу и служит введенный элемент ,

На чертеже изображена структурна  схема устройства дл  приема избыточной информации.

Claims (1)

1. Устройство содержит аналоговый демодул тор1 (аналоговый высокочастотный приемник }; блок 2 буферной па м ти, в который записываетс  и хра нитс  роставной сигнал (аналоговыйГУ информаци  из данного блока считываетс  многократно, т.е. с регенерацией; пороговый селектор 3 - нелинейный блок, преобразующий входные элементарные сигналы в выходные двоичные элементарные сигналы ( величина порогового уровн  напр жени  опре дел етс  характеристиками канала св зи, видом модул ции,, параметрами кода и выставл етс  оператором вручную ); формирователь 4 достоверного сообщени , исправл ющий ошибки путем отождествлени  входной двоичной комбинации с выходной ближайшей разре-/ шенной двоичной кодовой комбинацией избыточного кода/ блок 5 регистров . пам ти, формирователь б управл ющих сигналов. С его помощью определ етс  та из двух разрешенных комбинаций , хран 1 ,ихс  в блоке 5 регистров пам ти, котора  в большей степени соответствует входному избыточном сигналу, По управл ющемусигналу формировател  6 в блок 5 регистров пам ти считываетс  та или друга  разрешенна  кодова  комбинаци  ( ее разрешенные символы дл  разделимых кодов или соответствующа  комбинаци  двоич ного полного кода). Устройство также содержит первый двоичный регистр 7 пам ти, в который записываетс  и хранитс  получаема  при посимвольной обработке двоична  кодова  комбинаци ; решающий блок 8, содержащий, например, генератор линейно измен ющегос  напр жени , схемы сравнени , схемы объединени  и двоичный регистр этот блок определ ет минимальный разностный сигнал его номер разр да соответствует номе ру единичного разр да в выходной двоичной комбинации данного блокаJ; блок 9 сумматоров по модулю два (в .данном блоке осуществл етс  коррекци двоичной кодовой комбинации, получаемой при посимвольной обработке); второй двоичный регистр 10 пам ти (в нем запоминаетс  и хранитс  двоич на  кодова  комбинаци  - результат посимвольной обработки после коррекции до считывани  в декодер 4), первый и второй блоки 11 и 12 контрол  достоверности информации, обнаруживаю щие ошибки путем проверки на-четност заданных выборок символов двоичных комбинаций. Если все проверки на чет ность удовлетвор ютс , то ошибок Нет и данна  двоична  кодова  комбинаци  считаетс  : разрешенной. В противном случае констатируетс  наличие ошибки Устройство также содержит элемент ИЛИ 13. Устройство дл  приема избыточной информации работает следующим обраэом . Составной сигнал с избыточностью из канала св зи поступает в аналого ,вый приемник ( демодул тор) 1, где преобразуетсл в выходную совокупност разностных элементарных сигналов X ( 2 ) количество элементарных сигналов в составном избыточном сигнале или -количество двоичных символов в комбинации кода). Это аналогова  комбинаци  X запоминаетс  в блоке 2 буферной пам ти. Далее аналоговые сигналы х- поступают (информаци  из блока 2 считываетс  многократно ) на вход порогового селектора 3, который преобразует их в двоичные сигналы - символы (у,-) i - 1,п . Двоичные сигналы у образуют двоичную кодовую комбинацию У (,У-1/ У -УП) котора  поступает в блок11. Если в блоке 11 не будет обнаружено, что в У есть ошибки (т.е. она  вл етс  разрешенной кодовой комбинацией ), У через элемент 11ЛН 13 выдаетс  на выход устройства, после чего все блоки привод тс  в исходное состо ние и устройство готово к обработке следукацего входного сигнала. При обнаружении ошибок в комбинации У последн   подаетс  на вход первого двоичного регистра 7, где запоминаетс , и на вход декодера 4, который отождествл ет У с ближайшей разрешенной двоичной кодовой комбинацией yf. Комбинаци  у записываетс  и хранитс  в блоке 5 регистров пам ти. Из буферного блока 2 пам ти аналоговые разностные сигналы также параллельно считываютс  в решающий,, блок 8, в, котором определ етс  наименьший из аналоговых сигналов. -На выходе решающего блока формируетс  двоична  кодова  комбинаци , в которой единичный символ находитс  в разр де с тем же номером, что и наименьший аналоговый символ. Другие (п-1) разр дов - нулевые. После этого из первого двоичного регистра 7 в блок 9 сумматоров по модулю два поступает двоична  кодова  комбинаци  с единичным весом. Номер единичного разр да соответствует номеру наиме{1ьшего разностного сигнала на выходе аналогового демодул тора 1. В блоке 9 сумматоров по модулю два сумг ируютс  ( в параллельном коде ) двоична  кодова  комбинаци  единичного веса и поступающа  из первого- двоичного регистра 7 кодова  комбинаци ,  вл юща с  грубой оценкой составного сигч нала с избыточностью. В результате операции суммировани  на выходе блока 9 образуетс  двоична  кодова  комбинаци  V Двоична  кодова  комбинаци  У подаетс  в блок 12 обнаружени  ошибок . В блоке 12 комбинаци  У анализируетс  на наличие ошибок аналогично анализу в блоке 11. Если их нет, то комбинаци  У через элемент ИЛИ 13 выдаетс  на выход устройства после чего все его блоки привод тс  в исходное состо ние и начинаетс  цикл обработки следующего состазного сигнала с избыточностью. же ошибки- в комбинации У, KftiesoTCH, то она записываетс  в  чей ки ngfviyrrn- второго двоичного регистра 16. Двоична  кодова  комбинаци  регистра 10 отличаетс  от двоичной кодовой комбинации регистра 7 в одном разр де, номер которого определ етс  номером единичного разр да в выходной двоичной комбинации реша ющего блока 8. Считыва сь из регистра 10, комби наци  У,| отождествл етс  фор мироват лам 4,- исправл ющим ошибки, с ближайшей разре1 енной двоичной кодовой о --;б1 на лио й У|, котора  также -записываетс  и хранитс  в блоке 5 цвo1г ( ь:ых регистров пам ти. Из блока 2 буферной пам ти в фор мирователь 6 поступает точна  копи  X составного сигнала с избыточ - ость а из б.пока 5 считываютс  (с регенера .лксой j лво1ГШые разрешенные кодовы ле b определ етс , кака  из двух разрешенных кодовых комбинаций боль ше соответствует сигналу точной оценки Х Эта комбинаци  по управ15 ющему сктналу считываетс  с соответстзующего регистра блокс4 5 на г,;,:ход устройства через элемент ИЛИ 1 ie,: ; :ii-еские преимущества предлагаемогс; - зобретени  по сравнеплю с прототипом заключаютс  в уменьшении среднего времени прин ти  решений при обработке составних сигналов с избыточностью ьа счет анализа t;o;.;o вых комбинаций на каждом этапе форм ровател  грубых оценок избыточного сигнала и исправлени  ошибс только Б случае их обнаружени , т.е.. быстр действие устройства повы11;с-1етс ., Ожидаемьлй положительный эффек от использовани  изоб{)етени , состоит в том, чтО по сравнению с прс -отипом повышаетс  оператигзность прие ма сообщений, закодированных с избы гочыостъю. Это новое полезное свойство особенно про вл етс  при прием сообцений,. закодировг1нпых длиннг.МИ и с в е р Xдд I к н н ыми п оме х о у с т о йч i вымк кодами, li также в системах передачи дискретной информации, использующих высококачественные каналы св зи Ориентировочный ьыигрьш в уменьшении време1-1и приема дл  избыточных сигналов на.основециклического кода 127, 13 можно определить (npw задг1Н;-;ом :.;ачс:стве канала св зи . , п &оо1-„л -10 При этом предполагалось, что количество операций при исправлении ошиб о к р а в но N п 2 gofg п. Ал.горитм, реализуемый предлагаемым устройством, пригоден дл  обработ1си .составных сигналов с изб-:-.точностью , формируемых на основе ::/;.;ных и сверхдлинных нe двoич - ыx :-:збы-ТОЧНЕ .1Х кодов. Формула изобретен1-;  Устройство дл  приема избыт:;информации ., содержащее аналогов; демодул тор, вход которого coes: с входом устройства, -выход - -: . .дом. блока буферной пам ти, первь выход блока буферной пам ти соеди; J входом порогового селектора и вым входом формировател  y:ipa.BJfiioщих сигналов, второй вход I- выход которого соединен соответственно с первым выходом и первым входом блока регистров пам ти, вторые выходы блока буферной пам ти через решающий блок соединены с первыми входами блока сумматоров по модулю два, второй вход которого соединен с выходом первого регистра пам ти, второй регис-тр пам ти, выход которого соединен с первым входом формировател  достоверного -сообщени , выход которого сое.. с вторым входо.м блока ре .Систров пам ти, с т л и ч а ю щ ёе с   тем, что, с целью повышени  быстродействи  устро-йства, в- него ББедены блоки контрол  достоверности информации и элемент ИЛИ, выход порогоБого сечектсра соединен с входом первого блока достоь-эрности информаи .ии, первый выход которого соединен с BXOi.fOM первого регистра пам ти и вторы;-/ входом ф-ормировател  достозерно1о сообщени , второй выход периого блока контрол  достоверности :; :-;формации соединен с первым входом .э.-;емента КЛИ. выходы б1;ока сумматоров по модулю два соединены с входаf . вт-орого блока контрол  достовер .чо.сти информаг.ии, первые выходы котоjoro -соединены с входами регистра лам ти, а второй выход с вторым входом элемен-т-а ИЛИ, второй выход блока регистров пам ти соед.инен с -гретьим входом элемента ИЛИ, выход которого -соединен с выходом устройст-Источники информации, г:-рин тые во внимание при экспертизе 1,Авторское свидетельство СССР К 424216, кл, G, 08 С 19/28, 1972. 2,Авторское свидетельство СССР 70 за вке № 3250882/18-24, кл. G 08 С 19/28, 1981 (прототип).