SU1105927A1

SU1105927A1 - Устройство дл декодировани избыточных кодов

Info

Publication number: SU1105927A1
Application number: SU833548852A
Authority: SU
Inventors: Юрий Петрович Зубков; Владимир Игнатьевич Ключко; Анатолий Константинович Грешневиков; Владимир Ефремович Петухов; Юрий Иванович Николаев
Original assignee: Ставропольское высшее военное инженерное училище связи им.60-летия Великого Октября; Предприятие П/Я Г-4190
Priority date: 1983-02-04
Filing date: 1983-02-04
Publication date: 1984-07-30

Abstract

УСТРОЙСТВО ДЛЯ ДЕКОДИРОВАНИЯ ИЗБЫТОЧНЫХ КОДОВ, содержащее приемник, вход которого вл етс входом устройства, выход приемника соединен с входом аналого-цифрового преобразовател , первый блок пам ти, выход которого соединен с входом первого порогового блока и первым входом блока сравнени , выход и второй вход которого соединены соответственно с первыми входом и выходом второго блока пам ти, первый сумматор, выход которого подключен через последовательно соединенные второй пороговый блок и первый декодер к второму входу второго блока пам ти, выход которого вл етс выходом устройства, отличающеес тем, что, с целью повышени пропускной способности устройства , в него введены второй декодер, блоки задержки и второй, третий, четвертый, п тый , шестой и седьмой сумматоры,выход аналого-цифрового преобразовател соединен с входом первого блока пам ти, выход которого соединен непосредственно с первыми входами второго и третьего сумматоров и через первый блок задержки - с первым входом четвертого сумматора, выход которого соединен через второй блок задержки с первым входом п того сумматора, выход которого через третий блок задержки соединен с первым входом шестого сумматора , выход второго сумматора соединен через четвертый блок задержки с первым входом седьмого сумматора, выход третьего сумматора соединен с входами п того и i шестого блоков задержки, выходы которых соединены с вторыми входами соответствен (Л но п того и седьмого сумматоров, выход седьмого сумматора соединен с вторым входом шестого сумматора, выход которого соединен с первым входом первого сумматора, выход первого порогового блока соединен с вторыми входами третьего и четвертого сумматоров и через седьмой и восьмой блоки задержки и второй декодер - с вторыми входами первого и второго сумматоров и с ел третьим входом второго блока пам ти соотсо ветственно.

Description

Изобретение относитс к электросв зи и может быть использовано в системах передачи данных дл обработки составных сигналов с избыточностью, формируемых на основе данных и сверхданных помехоустойчивых кодов.

Известно устройство дл приема избыточных сообщений, содержащее пороговый блок, блок сравнени и декодер 1.

Недостатком этого устройства вл етс большое врем обработки составных сигналов с избыточностью.

Наиболее близким к предлагаемому вл етс устройство дл приема избыточных кодов, содержащее приемник, первый вход которого вл етс входом устройства, выход приемника соединен с входами аналогоцифрового преобразовател , первого блока пам ти и с первым входом первого элемента ИЛИ, выход которого соединен с первым входом . первого элемента ИЛИ, выход которого соединен с первым входом вычитател , выход первого блока пам ти соединен непосредственно с вторым входом элемента ИЛИ, первым входом блока сравнени и через первый пороговый блок - с объединенными первым входами первого ключа и второго элемента ИЛИ, выход которого соединен с вторым входом вычитател , выход вычитател соединен с первым входом усилител , выход усилител соединен с входом первого счетчика и с первыми входами анализатора и второго ключа, выход которого соединен с первым входом сумматора, выход сумматора через второй пороговый блок соединен с первым входом декодера, выход декодера соединен с первым входом второго блока пам ти, первый выход которого вл етс выходом устройства, вторые вход и выход второго блока пам ти соединен соответственно с выходом и вторым входом блока сравнени , выход аналого-цифрового преобразовател соединен с вторым входом декодера, вторым входом второго элемента ИЛИ и первым входом третьего элемента ИЛИ, выход которого через регистр соединен с вторым входом сумматора, выход анализатора соединен с вторыми входами первого и второго ключей и с первым входом рещающего блока, выход первого ключа соединен с вторым входом третьего элемента ИЛИ, выход первого счетчика соединен с вторыми входами анализатора и решающего блока, выход которого через второй счетчик соединен с вторым входом усилител 2.

Недостатком известного устройства вл етс большое врем обработки составных сигналов с избыточностью, что снижает пропускную способность устройства.

Цель изобретени - повышение пропускной способности устройства.

Указанна цель достигаетс тем, что в устройство дл декодировани избыточных

кодов, содержащее приемник, вход которого вл етс входом устройства, выход приемника соединен с входом аналого-цифрового преобразовател , первый блок пам ти, выход которого соединен с входом первого порогового блока и первым входом блока сравнени , выход и второй вход которого соединены соответственно с первыми входом и выходом второго блока пам ти, первый сум матор, выход которого подключен через последовательно соединенные второй пороговый блок и первый декодер к второму входу второго блока пам ти, выход которого вл етс выходом устройства, введены вторые декодер, блоки задержки и второй, третий, четвертый, п тый, шестой и седьмой сумматоры, выход аналого-цифрового преобразовател соединен с входом первого блока пам ти, выход которого соединен непосредственно с первыми входами второго и третьего сумматоров и через первыйблок задержки - с первым входом четвертого сумматора, выход которого соединен через второй блок задержки с первым входом п того сумматора, выход которого через третий блок задержки соединен с первым входом шестого сумматора, выход второго сумматора соединен через четвертый блок задержки с первым входом седьмого сумматора , выход третьего сумматора соединен с входами п того и шестого блоков задержки , выходы которых соединены с вторыми входами соответственно п того и седьмого сумматоров, выход седьмого сумматора соединен с вторым входом шестого сумматора, выход которого соединен с первым входом первого сумматора, выход первого порогового блока соединен с вторыми входами третьего и четвертого сумматоров и через седьмой и восьмой блоки задержки и второй декодер - с вторыми входами первого и второго сумматоров и с третьим входом второго блока пам ти соответственно.

Иде функционировани предла1-аемого устройства заключаетс в том, что входной составной сигнал с избыточностью дискретизируют в аналого-цифровом преобразователе и получают первую точную оценку. Далее ее преобразуют в первую грубую двоичную оценку - кодовую комбинацию, которую , как и при посимвольном приеме, отождествл ют с ближайшей разрешенной двоичной кодовой комбинацией. После этого , использу две полученные оценки, формируют вторую точную оценку, которую после преобразовани в двоичную кодовую комбинацию (это втора груба оценка) также декодируют с помощью обычного двоичного декодера. Получение эффекта приема в целом только вследствие использовани двух оценок избыточного сигнала достигаетс за счет соответствующего выбора уровней квантовани . На выход устройства выдают ту из разрешенных двоичных кодовых комбинаций, дл которой коэффициент коррел ции с первой оценкой больше. На чертеже представлена функциональна схема устройства дл градиентного декодировани избыточных кодов. Устройство содержит приемник 1, аналого-цифровой преобразователь 2, в который входит элемент 3 пороговых уровней напр жений и элемент 4 сравнени , блок 5 пам ти, блок 6 сравнени , блок 7 задержки сумматор 8, блок 9 задержки, пороговый блок 10, блок 11 пам ти, сумматоры 12 и 13, блок 14 задержки, декодеры 15 и 16, блоки 17-20, 20 задержки, порогоый блок 21, сумматор 22, блок 23 задержки, сумматоры 24-26. Устройство работает следующим образом На передающей стороне составной сигнал с избыточностью формируетс на основе двоичной кодовой комбинации 0110101, котора принадлежит помехоустойчивому коду, задаваемому порождающей матрицей: 1000111 С - 0101110 0011011 в которой минимальное кодовое рассто ние между комбинаци ми равно 4. При прохождении по каналу св зи сигнал подвергаетс воздействию помех. Сигнал принимаетс приемником 1 и поступает на вход аналого-цифрового преобразовател 2, где кодируетс амплитуда каждого прин того символа сигнала. Цифровой сигнал запоминаетс в блоке 5 пам ти. Если число уровней квантовани сигнала 8, то перва точна оценка прин того сигнала может быть, например, Xi 4330707. Пороговый блок 10 формирует двоичную кодовую комбинацию (первую грубу оценку) Xj 1000101 В рассматриваемом приеме дл простоты изложени использован короткий помехоустойчивый код, который состоит из М 2 8 разрещенных кодовых комбинаций, где К 3 - количество информационных символов двоичной кодовой комбинации. Пусть в декодерах 15 и 16 декодирование реализуетс в соответствии с принципом максиму.ма правдоподоби т. е. комбинаци Хг отождествл етс с той из разрешенных кодовых комбинаций используемого кода: 1000111, 0101110, 0011011, 1101001, 0110101, 101110, 111010, 0000000, до которой меньше хэммингово рассто ние, т. е. в декодере 15 вычисл ют рассто ние от комбинации Xj до ближайшей разрешенной кодовой комбинации. На выходе декодера 15 формируетс разрешенна кодова комбинаци 1000111, котора записываетс и хранитс в блоке 11 пам ти. Одновременно сигналы Xj и Х2 преобразуютс во вторую точную оценку - комбинацию Xj, из которой с помощью порогового блока 21 формируют вторую грубу оценку - двоичную кодовую комбинацию Х 0110101. При этом сумматоры 8, 12 и 13 формируют наиболее веро тные комбинации рассогласовани первой грубой оценки X по отношению к первой точной оценке Х. Далее с помощью блоков 17, 18 и 23 задержки и сумматора 22 получают противофазную составл ющую наиболее веро тной комбинации помехи, а с помощью блоков 14 и 19 задержки и сумматора 24 получают синфазную С помощью сумматора 25 формируют наиболее веро тное значение вектора помехи, суммирование которого с сигналом первой грубой оценки Xj в сумматоре 7 приводит к второй наиболее веро тной точной оценке избыточного сигнала. Из нее с помощью порогового блока 21 получают вторую грубую оценку Х«, избыточного сигнала. Процесс формировани второй точной и второй грубой оценок избыточного сигнала осуществл етс посимвольно . Комбинаци Xtf подаетс на вход декодера 16, где вычисл ют ближайшую к X разрешенную кодовую комбинацию у 0110101 котора подаетс в блок 1 I пам ти. В блоке 6 сравнени осуществл ют следующие операции. Из блока 5 пам ти в блок 6 считывают сигнал X j, а из блока 11 - разрещенные двоичные комбинации, т. е. из блока 11 в блок 6 считывают Yg 7000777 и Yg 0770707. В блоке 6 вычисл ют модульные рассто ни между Xj и Y f Y получа при этом соответственно Р« 2 /Xi/ - 16 Р,5 х - „,/ Результат сравнени Р с PIS показывает , что ближайшей к Х вл етс комбинаци Y вследствие чего по управл ющему сигналу на выход устройства из блока 11 считываетс двоична кодова комбинаци 0110101. В случае использовани посимвольного приема на выход устройства была бы выдана комбинаци Y 1000111, т. е. решение было бы ошибочным. Из рассмотренного примера следует, что предлагаемое устройство реализует прием в целом (так как рассто ние от Х до Хэммингу равно трем), в то врем как при посимвольном приеме эта величина - кратность исправл емых ошибок может равн тьс только единице. Алгоритм функционировани устройства позвол ет обрабатывать данные и сверхдлинные помехоустойчивые коды (сигналы на их основе) при использовании в блоках декодировани соответствующих процедур.

Техническое преимущество изобретени по сравнению с базовым объектом (в качестве которого выбран прототип) заключаетс в меньшем времени, затрачиваемом

на формирование второй точной оценки составного сигнала с избыточностью, а также в два раза меньшим временем декодировани двух кодовых комбинаций.

Claims

УСТРОЙСТВО ДЛЯ ДЕКОДИРОВАНИЯ ИЗБЫТОЧНЫХ КОДОВ, содержащее приемник, вход которого является входом устройства, выход приемника соединен с входом аналого-цифрового преобразователя, первый блок памяти, выход которого соединен с входом первого порогового блока и первым входом блока сравнения, выход и второй вход которого соединены соответственно с первыми входом и выходом второго блока памяти, первый сумматор, выход которого подключен через последовательно соединенные второй пороговый блок и первый декодер к второму входу второго блока памяти, выход которого является выходом устройства, отличающееся тем, что, с целью повышения пропускной способности устрой- ства, в него введены второй декодер, блоки задержки и второй, третий, четвертый, пятый, шестой и седьмой сумматоры,выход аналого-цифрового преобразователя соединен с входом первого блока памяти, выход которого соединен непосредственно с первыми входами второго и третьего сумматоров и через первый блок задержки — с первым входом четвертого сумматора, выход которого соединен через второй блок задержки с первым входом пятого сумматора, выход которого через третий блок задержки соединен с первым входом шестого сумматора, выход второго сумматора соединен через четвертый блок задержки с первым входом седьмого сумматора, выход третьего сумматора соединен с входами пятого и _βшестого блоков задержки, выходы которых © соединены с вторыми входами соответственно пятого и седьмого сумматоров, выход седьмого сумматора соединен с вторым входом шестого сумматора, выход которого соединен с первым входом первого сумматора, выход первого порогового блока соединен с вторыми входами третьего и четвертого сумматоров и через седьмой и восьмой блоки задержки и второй декодер — с вторыми входами первого и второго сумматоров и с третьим входом второго блока памяти соответственно.

SU .,„1105927