SU849517A1 - Устройство дл приема сообщений вСиСТЕМАХ пЕРЕдАчи иНфОРМАции C РЕшА-ющЕй ОбРАТНОй СВ зью - Google Patents
Устройство дл приема сообщений вСиСТЕМАХ пЕРЕдАчи иНфОРМАции C РЕшА-ющЕй ОбРАТНОй СВ зью Download PDFInfo
- Publication number
- SU849517A1 SU849517A1 SU792733494A SU2733494A SU849517A1 SU 849517 A1 SU849517 A1 SU 849517A1 SU 792733494 A SU792733494 A SU 792733494A SU 2733494 A SU2733494 A SU 2733494A SU 849517 A1 SU849517 A1 SU 849517A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- input
- decoder
- unit
- inputs
- Prior art date
Links
Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
Description
Изобретение относится к аппаратуре передачи дискретной информации, использующей решающую обратную связь и может быть использовано в системах передачи данных, работающих в каналах связи низкого качества.
Известно устройство для Приема сообщений в системах передачи информации с решающей обратной связью,, содержащее декодер, выход которого подключей к первым входам трех элементов И, ко второму входу каждого из них подключен выход соответствующего блока памяти, а выходы элементов И под- j5 ключены к соответствующим входам элемента блокировки, а также дешифратор нуля, ключ и последовательно соединенные блок вычитания, дешифратор порога и блок управления переспросом. м
Недостаток устройства - низкая скорость передачи информации.
Цель изобретения - повышение скорости приема сообщений.
Для этого в устройство для приема сообщений в системах передачи информации с решающей обратной связью, содержащее декодер, выход которого подключен к первым входам трех элементов И, ко второму входу каждого из них подключен выход соответствующего блока, памяти, а выходы элементов И подключены к соответствующим входам элемента блокировки, а также дешифратор нуля, ключ и последовательно соединенные блок вычитания, дешифратор порога и блок управления переспросом, введены три сумматора, блок оценки достоверности, коммутатор, блок сравнения и блок перезаписи, при этом дополнительный выход декодера через блок оценки достоверности подключен к первым входам трех сумматоров, информационные выходы которых и блок памяти подключены к соответствующим входам коммутатора, выуоды которого подключены соответственно ко входам записи сумматоров и блоков памяти, ко входам блока сравнения и к первому входу блока перезаписи, ко второму входу которого подключен выход блока сравнения, а выход блока перезаписи подключен к соответствующему входу коммутатора, 5 выход каждого элемента И подключен к разрешающему входу соответствующего сумматора, выход элемента блокировки подключен к запускающему входу третьего сумматора, информационный выход 10 которого подключен ко входу дешифратора нуля, выход которого соединен со входом разрешения записи третьего блока памяти, ко входу записи которого подключен выход декодера, другой выход 15 дешифратора порога подключен к управляющему входу ключа, к информационному входу которого подключен соответствующий выход первого блока памяти, выходы первого и второго сумматоров 20 подключены ко входам блока вычитания Ci],
На чертеже приведена структурная электрическая схема предлагаемого устройства. 25
Устройство для приема сообщений в системах передачи информации с решающей обратной связью содержит декодер 1, дешифратор 2 нуля, элемент 3 блокировки, ключ 4, три, блока 5^ , 5^, 5^, зо памяти, дешифратор 6 порога, блок 7 вычитания, блок 8 управления переспросом, три элемента И 9^- 9^, три сумматора 10^- 10^, блок 11 оценки достоверности, коммутатор 12,'блок 13 35 перезаписи и блок 14 сравнения.
Устройство работает следующим образом.
Перед началом приема очередной кодовой комбинации сумматоры 10 и блоки 5 памяти приводятся в исходное (нулевое) состояние. Комбинации двоичного кода поступают в декодер 1, в котором определяется синдром ошибки. На основании синдрома ошибки декодер 1 либо исправляет ошибки и фиксирует число исправленных ошибок, либо принимает решение о невозможности декоди рования (только обнаружение ошибки). В блоке 11 оценки достоверности (блок определения оценки достоверности может быть выполнен, например, в виде шифратора, преобразующего код числа ошибок в код, соответствующий целой части логарифма величины, обратной вероятности трансформации кодовой комбинации при данном числе исправленных ошибок) по числу исправленных ошибок определяется достоверность принятой кодовой комбинации. Затем содержимое декодера 1 сравнивается с содержимым всех блоков 5 памяти. В случае совпадения с содержимым одного из блоков 5 памяти элемент И 9^ в соответствующий сумматор 10 выдает разрешающий сигнал, по которому производится добавление достоверности принятой комбинации к достоверности, за-^· писанной в сумматоре I0.4· В случае несовпадения содержимого декодера 1 ни с одной из кодовых комбинаций, записанных в блоках - 5д памяти, с элемента 3 блокировки (ИЛИ-НЕ) в третий сумматор 10^ выдается сигнал, по которому из достоверности, записанной в сумматоре 10^, вычитается достоверность, записанная в блоке 11 оценки достоверности. Если в процессе вычитания достигается нулевое значение достоверности, то оно фиксируется дешифратором 2 нуля, который выдает в третий блок 5^ памяти сигнал разрешения записи кодовой комбинации из декодера 1. Накопление достоверности после этого продолжается в положительном направлении.
После приема каждой кодовой комбинации с помощью коммутатора 12, блока 14 сравнения и блока 13 перезаписи производится ранжирование кодовых комбинаций , записанных в блоках 54 - 5$ памяти, по. их достоверности. Наиболее вероятная кодовая комбинация и соответствующая ей достоверность записывается в первый блок 5^ памяти и в первый сумматор ,10^. Наименее вероятная кодовая комбинация записывается в третий сумматор 10^,. Алгоритм ранжирования может быть, например, следующим. Достоверности, записанные в смежных сумматорах, сравниваются. Если в сумматоре с большим номером записана большая достоверность, то достоверности, хранящиеся в этих смежных сумматорах, и соответствующие им кодовые комбинации меняют местами. Затем переходят к следующей паре сумматоров. После просмотра последней смежной пары цикл повторяют. После (п - 1) циклов кодовые комбинации оказываются ранжированными (для ранжирования трех кодовых комбинаций достаточно 4-х сравне-, ний). После проведения ранжирования в блоке 7 из содержимого первого сумматора 1СЦ вычитается содержимое второго сумматора 10<^. Результат сравни
8495.17 6 вается с порогом 1з дешифраторе 6 порога. При достижении разницей достоверностей порогового значения дешифратор 6 порога выдает на ключ 4 сигнал разрешения считывания. В случае недостижения на блок 8 управления переспросом выдается сигнал, по которому формируется сигнал переспроса. Выигрыш в скорости зависит от типа кода, качества канала связи и от количества ю двоичных символов в кодовом слове.
С ухудшением качества дискретного канала связи (увеличением вероятности ошибки в одном символе), с увеличением длины кодового слова, с увеличением 15 кодового расстояния и с повышением требований к достоверности эффективность предлагаемого устройства (в смысле повышения скорости передачи сообщений) по сравнению с известным . 20 возрастает.
Claims (1)
1. Авторское свидетельство СССР № 681563, кл. Н 04 L I/I6, 1978 (прототип ) . 7 блок оценки достоверности, матора, коммутатор, блок сравнени и блок перезаписи, при этом дополнительный выход декодера через блок оценки достоверности подключен к первым входам трех сумматоров, информационные выходы которых и блоков пам ти подклю- чены к соответствук цим входам коммутатора , выходы которого подключены Соответственно ко входам записи сумматоров и блоков пам ти, ко входам блока сравнени и к 41ервому входу блока перезаписи, ко второму входу которого подключен выход блока сравнени , а выход блока перезаписи подключен к соответствующему входу коммутатора, выход каждого элемента И подключен к разрешающему входу соответствующего сумматораi выход элемента блокировки подключен к запускающему входу третьего сз мматора, информационный выход которого по;услючен ко входу дешифратора нул , выход которого соединен со входом разрешени записи третьего блока пам ти, ко входу записи которого подключен выход декодера, другой выход дешифратора порога подключен к управл ющему входу ключа, к информационному входу которого подключен соответствующий выход первого
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792733494A SU849517A1 (ru) | 1979-02-28 | 1979-02-28 | Устройство дл приема сообщений вСиСТЕМАХ пЕРЕдАчи иНфОРМАции C РЕшА-ющЕй ОбРАТНОй СВ зью |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792733494A SU849517A1 (ru) | 1979-02-28 | 1979-02-28 | Устройство дл приема сообщений вСиСТЕМАХ пЕРЕдАчи иНфОРМАции C РЕшА-ющЕй ОбРАТНОй СВ зью |
Publications (1)
Publication Number | Publication Date |
---|---|
SU849517A1 true SU849517A1 (ru) | 1981-07-23 |
Family
ID=20813880
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU792733494A SU849517A1 (ru) | 1979-02-28 | 1979-02-28 | Устройство дл приема сообщений вСиСТЕМАХ пЕРЕдАчи иНфОРМАции C РЕшА-ющЕй ОбРАТНОй СВ зью |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU849517A1 (ru) |
-
1979
- 1979-02-28 SU SU792733494A patent/SU849517A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CA1119303A (en) | Transmission and/or recording of digital signals | |
US4276646A (en) | Method and apparatus for detecting errors in a data set | |
US4504948A (en) | Syndrome processing unit for multibyte error correcting systems | |
SU849517A1 (ru) | Устройство дл приема сообщений вСиСТЕМАХ пЕРЕдАчи иНфОРМАции C РЕшА-ющЕй ОбРАТНОй СВ зью | |
JPS6029068A (ja) | 伝送誤り検出方式 | |
US6408418B1 (en) | Reduced-state device and method for decoding data | |
RU2211492C2 (ru) | Отказоустойчивое оперативное запоминающее устройство | |
RU2816550C1 (ru) | Устройство хранения и считывания информации с коррекцией одиночных ошибок | |
US3559166A (en) | Probability error corrector and voltage detector | |
US3701094A (en) | Error control arrangement for information comparison | |
SU423255A1 (ru) | Устройство для исправления стираний | |
SU655081A2 (ru) | Устройство дл приема информации по двум параллельным каналам св зи в системе передачи данных с решающей обратной св зью | |
SU649152A1 (ru) | Устройство анализа кодовых комбинаций | |
RU2150785C1 (ru) | Адаптивная система передачи и приема дискретной информации | |
SU932636A2 (ru) | Устройство дл обнаружени ошибок | |
SU1005059A1 (ru) | Мажоритарное декодирующее устройство | |
SU1105927A1 (ru) | Устройство дл декодировани избыточных кодов | |
SU955212A2 (ru) | Запоминающее устройство с самоконтролем | |
SU729842A1 (ru) | Устройство дл декодировани систематических кодов | |
SU985959A1 (ru) | Декодер итеративного кода | |
SU1159166A1 (ru) | Устройство дл кодировани и декодировани дискретной информации | |
SU1332538A1 (ru) | Способ передачи и приема цифровых сигналов с коррекцией ошибок | |
SU729849A2 (ru) | Устройство дл исправлени ошибок | |
SU687612A1 (ru) | Устройство дл исправлени и обнаружени ошибок | |
SU1117848A1 (ru) | Дешифратор двоичного циклического кода |