SU1078455A1 - Устройство дл приема и обработки избыточных сигналов - Google Patents

Abstract

1, УСТРОЙСТВО ДЛЯ ПРИЕМА И ОБРАБОТКИ ИЗБЫТОЧНЫХ СИГНАЛОВ, содержащее демодул тор, первый вход которого объединен с входом хронизатора и подключен к входу устройства, выход демодул тора соединен с первыми входами вычитател , первого блока пам ти и через пороговый элемент с вторым входом вычитател , выход первого блока пам ти соединен с первым входом блока управлени , первый, второй выходы и второй вход которого соединены соответственно с первым , вторым входами и первым выходом блока регистров, выход декодера соединен с третьим входом блока регистров , второй выход которого соединен с выходом устройства, первый, второй и третий выходы хронизатора соединены соответственно с вторыми входами демодул тора, первого блока пам ти и с четвертым входом блока регистров , отличающеес  тем, что, с целью повышени  его nca iexoустойчивости , в него введены второй и третий блоки пам ти, счетчик, логический блок, блок сравнени , элемент И, элемент ИЛИ, регистр, инвертор, выход порогового элемента соединен с первыми входами регистра и элемента ИЛИ, второй вход и выход элемента ИЛИ соединены соответственно с выходом регистра и первым входом инвертора , выход инвертора соединен с входом декодера, выход вычитател  через первый блок пам ти соединен с первым входом блока сравнени , второй вход которого объединен с входом первого счетчика и подключен к первому выходу хронизатора, первый, второй выходы и третий вход блока сравнени  соединены соответственно с первым, вторым входами и выходом второго блока пам ти, выход первого счетчика и третий выход блока сравнени  соединены соответственно с первык и вторым входами логического блока, выход которого соединен с первым входом вто- Q рого счетчика, выходы второго счетчи-8 ка соединены соответственно с входа (Л ми элемента И, выход которого соединен с вторым входом инвертора,четвертый выход хронизатора соединен с вторыми входами второго счетчика и регистра . 2. Устройство по п.1,о т л и чающеес  тем, что блок управлени  содержит аналого-цифровой преобразователь , генератор, регистр, vl триггер, ключи, коммутатор, вьлчитатель , сумматоры, первые вхрды анало00 го-цифрового преобразовател , гене4;: ратора и первого ключа объединены и подключены к первому входу блока упт ел ел равлени , выход аналого-цифрового преобразовател  соединен с первыми входами регистра и второго ключа, выход генератора соединен с вторыми вхо дами аналого-цифрового преобразовател  и регистраj выход регистра соединен с первым входом третьего ключа, выход первого ключа соединен с пер . вым входом триггера и первьтм выходом блока управлени , выход триггера соединен с вторым входом первого ключа, вход коммутатора соединен с вторым входом блока управлени ,первый и второй выходы коммутатора соединены со

Description

ответственно с йторыми входами второго и третьего ключей, выходы которых соединены соответственно через первы и второй сумматоры с первым и вторым входами вычитател , выход вычитател  соединен с вторыми входами триггера , генератора и вторым выходом блока управлени  о

3.Устройство по п Л г о т л и чающеес  тем, что первый бло пам ти содержит элемент пам ти и элемент задержки, первый вход и выход элемента пам ти соединены соответственно с входом и выходом блока пам ти , выход и второй вход элемента пам ти соединены соответственно с вхог дом и выходом элемента задержки,

4.Уст Х йство по п.1, отличающеес  тем, что логический блок содержит ключи, триггеры, элемент ИЛИ, элемент задержки, первые входы первого ключа и элемента ИЛИ соединены соответственно с первым и вторым входами логического блока, выход первого ключа соединен с первым входом второго ключа и с выходом логического блока,выход и второй вход второго ключа соединены соответствейно с первыми входами первого, второго триггеров, входом элемента .задержки и выходом первого триггера, выход элемента задержки соединен с вторыми входами первого и второго триггеров, выход второго триггера соединен с вторым входом элемента ИЛИ, выход которого соединен с вторым входом первого ключа,

5.Устройство ПОП.1, отличающеес  тем, что блок сравнени  содержит ключи, счетчик, вычитатель , элементы ИЛИ., элементы задержки , триггер, первые входы первого ключа и вычитател  соединены соответственно с первым и третьим входами блока сравнени , выход вычитател  соединен с первыми входами первого и второго элементов ИЛИ и с третьим выходом блока сравнени , выход первого элемента ИЛИ соединен с первым входом второго ключа, выходы второго элемента ИЛИ и второго ключа соединены соответственно с первым и вторым выходами блока сравнени , выход первого ключа соединен с вторыми входами вычитател  и второго ключа, втрррй вход первого ключа объединен с вхо- дом счетчика и первым входом третьего ключа и подключен к второму входу

блока сравнени , выход третьего ключа соединен с вторым входом первого элемента ИЛИ и через задержки - с первым входом триггера, выход

триггера соединен с вторым входом третьего ключа, выход счетчика соединен с вторыми входами триггера и второго элемента ИЛИ.

6. Устройство пОп,1, о -личающеес  тем, что хронизатор содержит блок синхронизации, умножитель частоты, элементы задержки, счетчики, ключи, триггеры, элемент ИЛИ, вход блока синхронизации соединен с входом хронизатора, выход блока синхронизации соединен с первыми входами первого, второго ключей и через первый умножитель частоты - с первым входом третьего ключа и входом второго умножител  частоты, второй вход и выхОд первого ключа соединены соответственно с выходом первого триггера и входами первого триггера и первого элемента задержки выход первого элемента задержки соединен с первым входом второго триггера и через второй элемент задержки с первым входом третьего триггера и входом третьего элемента задержки , выходы второго и третьего триггеров соединены соответственно с вторыми входами второго и третьего ключей, выход второго ключа соединен с первым выходом хронизатора и через первый счетчик - с вторым входом второго триггера, выход третьего ключа соединен с четвертым выходом хронизатора и через второй счетчик - с вторым входом третьего триггера, выход третьего элемента задержки соединен с первыми входами четвертого, п того триггеров и через четвертый элемент задержки - с первым входом шестого триггера и входом п того элемента задержки, выходы четвертого п того и шестого триггеров соединены соответственно с первыми входами третьего, четвертого и п того ключей выход третьего ключа соединен с вторым выходом хронизатора и через третий счетчик - с вторым входом четвертого триггера, выход второго умножител  частоты подключен к вторым входам третьего, четвертого и п того ключей, выход четвертого ключа соединен с первым входом элемента ИЛИ и через четвертый счетчик - с вторым входом п того триггера, выход п того ключа соединен с вторым входом элемента ИЛИ и через п тый счетчик - с вторым входом шестого триггера , выходы элемента ИЛИ и п того элемента задержки соединены соответственно с третьим и п тым выходами хронизатора. Изобретение относитс  к электросв зи и может быть использовано в приемных устройствах систем передачи информации, использующих составные сигналы с избыточностью, формируемые на основе длинных и сверхдлинных помехоустойчивых кодов. Известно устройство дл  приема избыточных кодов в целом, состо щее из приемника и блока отождевствлени  сигналов в целом. Указанное устройство обеспечивает высокую помехоусто чивость приема и возможность обрабат вать сигналы с избыточностью ij . Недостатком устройства  вл етс  сложность реализации блока отождествлени  сигналов, а дл  кодов с числом информационных символов больше 50 его реализаци  практически невозможна . Известно также устройство дл  при ема избыточных сигналов, содержащее приемник, короговый селектор, вторую решающую схему, блок сравнени  мер похожести 2 . Недостатком данного устройства  вл етс  низка  помехоустойчивость приема. Наиболее близким к предлагаемому по технической сущности  вл етс  уст ройство дл  приема избыточной информации , содержащее хронизатор, демоду л тор, вход которого соединен с входом устройства, выход - с первым вхо дом вычитател , входом первого порогового элемента и через первый блок пам ти - с первым входом блока управ лени , выходы и второй, вход блока уп равлени  соединены соответственно с первыми входами и первым выходом пер вого блока регистров, второй выход которого соединен с выходом устройст на, выход первого порогового элемент соединен с вторым входом вычитател , входом второго блока регистров и первым входом декодера, выход декоде ра соединен .с вторым входом первого блока регистров, выход вычитател  со единен с входом второго блока пам ти выходы которого соединены соответственно с первыми входами блока усилителей , первые выходы и второй вход которого соединены соответственно с входами и выходом второго порогового элемента, вторые выходы блока усилителей и выходы второго блока регистров соединены соответственно с первы ми и вторыми входами сумматоров, выходы сумматоров соединены соответственно с входами третьего порогового элемента, выходы которого соединены соответственно с вторыми входами декодера з . Недостатком известного устройства  вл етс  необходимость использовани  его при реализации большого количест ва блоков, св занных с аналоговой об работкой сигналов, что приводит к уменьшению точности преобразовани  входного сигнала с избыточностью, а следовательно, к уменьшению помехоустойчивости приема сообщений. Цель изобретени  - повышение помехоустойчивости устройства путем уменьшени  количества блоков аналоговой обработки на основе применени  метода расширени . Указанна  цель достигаетс  тем, что в устрюйство дл  приема и обработки избыточных сигналов, содержащее демодул тор, первый вход которого объединен с входом хронизатора и подг ключен к входу устройства, выход д модул тора соединен с первыми входами вычитател , первого блока пам ти и через пороговый элемент - с вторым входом вычитател , выход первого i блока пам ти соединен с первым входом блока управлени , первый, второй выходы и второй вход которого соединены соответственно с первым, вторым входами и первым выходом блока регистров , выход декодера соединен с третьим входом блока регистров, второй выход которого соединен с выходом устройства, первый, второй и третий выходы хронизатора соединены соответственно с вторыми входами демодул тора , первого блока пам ти и с четвертым входом блока регистров, введены второй и третий блоки пам ти , счетчики, логический блок, блок сравнени , элемент И, элемент ИЛИ, регистр, инвертор, выход порогового элемента соединен с первыми входами регистра и элемента ИЛИ, второй вход и выход элемента ИЛИ соединены соответственно с выходом регистра и первым входом инвертора, выход инвертора соединен 7 входом декоде- ра, выход вычитател  через первый блок пам ти соединен с первым входом блока сравнени , аторой вход которого объединен с входом первого счетчика и подключен к первому выходу хронизатора, первый, второй выходы и третий вход блока сравнени  соединены соответственно с первым, вторым входами и выходом второго блока пам ти / выход первого счетчика и третий выход блока сравнени  соединены соответственно с первым и вторым входами логического блока, выход которого соединен с первым входом второго счетчика, выходы второго счетчика соединены соответственно с входами элемента И, выход которого соединен с вторым входом инвертора, четвертый выход хронизатора соединен с вторыми входами второго счетчика и регистра. Блок управлени  содержит аналогоцифровой преобразователь, генератор, регистр, триггер, ключи, коммутатор, вычитатель, сумматоры, первые входы аналого-цифрового преобразовател , генератора и первого ключа объединены и подключены к первом/ входу блок управлени , выход аналого-цифрового преобразовател  соединен с первыми входами регистра и второго ключа, вы ход генератора соединен с вторыми входами аналого-цифрового преобразовател  и регистра, выход регистра соединен с первым входом третьего ключа, выход первого ключа соединен с первым входом триггера и первым выходом блока управлени , выход-триг гера соединен с вторым входом первого ключа, вход коммута.тора соединен с вторым входом блока управлени , первый и второй выходы коммутатора соединены соответственно с вторыми входами второго и третьего ключей, выходы которых соединены соответственно через первый и второй сумматоры с первым и вторым входами вычитател , выход вычитател  соединен с вторыми входами триггера, генератора и вторым выходом блока управлени . Первый блок пам ти, содержит элемент пам ти и элемент задержки, первый вход и выход элемента пам ти соединены соответственно с входом и вы ходом блока пам ти, выход и второй вход элемента пам ти соединены соответственно с входом и выходом элемен та задержки. Логический блок содержит ключи, триггер, элемент-ИЛИ, элемент задерж ки, первые-входы первого ключа и эле мента ИЛИ соединены соответственно с первьви и вторым входами логического блока, выход первого ключа соединен первым входом второго ключа и с выходом логического блока,выход и второй вход второго ключа соединены соо ветственно с первыми входами первого второго триггеров, входом элемента з держки и выходом первого триггера, вы ход элемента задержки соединен с вто рыми входами первого и второго тригг ров, выход второго триггера соединен с вторым входом элемента ИЛИ, выход которого соединен с вторым входом пе вого ключа. Блок сравнени  содержит ключи, сче чик, вычитатель, элементы ИЛИ, элемен задержки, триггер, первые входы пер вого ключа и вычитател  соединены соответственно с первым и третьим -входа ми блока сравнени , выход вычитател  соединен с первыми входами первого и второго элементов ИЛИ и с третьим вы ходом блока сравнени , выход первого элемента.ИЛИ соединен с первым входом второго ключа, выходы второго элемента ИЛИ и второго ключа соединены соот ветственно с первым и вторым выходами блока сравнени ,выход первого ключа соединен с вторыми входами вычитател  и второго ключа, второй вход первого ключа объединен с входом счетчика и первым входом третьего ключа и подключен к второму входу блока сравнени , выход третьего ключа соединен с вторым входом первого элемента ИЛИ и через элемент задержки - с первым входом триггера, выход триггера соединен с вторым входом третьего ключа, выход счетчика соединен с вторыми входами триггера и второго элемента ИЛИ. Хронизатор содержит блок синхронизации , умножители частоты, элементы задержки, счетчики, ключи, триггеЕ л, элемент ИЛИ, вход блока синхронизации соединен с первыми входами первого, второго ключей и через первый умножитель частоты - -с первым входом ..третьего ключа и входом второго умножител  частрты, второй вход и выход первого ключа соединены соответственно с выходом первого триггера и входами первого триггера и первого элемента задержки, выход первого элемента задержки соединен с первым входом второго триггера и через второй элемент задержки - с первым входом третьего триггера и входом третьего элемента задержки , выходы второго и третьего триггеров соединены соответственно с вторыми входами второго и третьего ключей, выход вторюго ключа соединен с первым выходом хронизатора и через счетчик - с вторым входом второго триггера , выход третьего ключа соединен с. четвертым выходом хронизатора и через второй счетчик - с вторым входом третьего триггера, выход третьего элемента задержки соединен с первыми входами четвертого, п того триггеров и через четвертый элемент задержки - с первым входом шестого триггера и входом п того элемента задержки , выходы четвертого, п того и шестоготриггеров соединены соответственно с первыми входами третьего, четвертого и п того ключей, выход третьего ключа соединенн с вторым выходом хронизатора и через третий счетчик - с вторым входом четвертого триггера, выход второго умножител  частоты подключен к вторым входам третьего, четвертого и п того ключей, выход четвертого ключа соединен с первым входом элемента ИЛИ и через четвертый счетчик - с вторым входом п того триггера, выход п того ключа соединен с вторым входом элемента ИЛИ и через п тый счетчик - с вторым входом шестого триггера, выходы элемента ИЛИ и п того элемента задержки соединены соответственно с третьим и п тым выходами хронизатйра. На фиг.1 приведена структурна  схема устройства; на фиг. 2 - функциональна  схема блока управлени  выдачей информации; на фиг.З - функциональна  схема блока пам ти; на фиг.4 функциональна  схема логического блока; на фиг.5 - функциональна  схема блока сравнени ;на фиг.б - функциональна  схема хронизатора. Устройство содержит демодул тор 1 пороговый элемент 2, декодер 3, блок 4 регистров, аналоговый блок 5 буфер ной пам ти, блок 6 управлени  выдачей информации, .вычитатель 7, анализатор 8, блок 9 коррекции, регистр 10 сдвига, элемент ИЛИ 11, управл емый инвертор 12, хронизатор 13, двоичный суммирующий счетчик 14, логический блок 15, блок 16 пам ти,блок 17 сравнени , блок 6 управлени  выдачей сопеожит (Фигг2) элемент 18 пам ти, двоичный вычитающий счетчик 19, элемент И 20, аналого-цифровой преобразователь 21, коммутатор 22, ключ 23, сумматор 24, регистр 25 сдвига, ключ 26, сумматор 27, вычитатель 28, генератор ,29 тактовых импульсов, ключ 30 и триггер 31, блок 16 пам ти содержит (фиг.З) элемент 32 пам ти, элемент 33 задержки , логический блок 15 содержит (фиг.4) ключи 34 и 35, элемент 36 задержки, триггер 37, триггер 38 и элемент ИЛИ 39, блок 17 сравнени  содержит (фиг.5) ключ 40, счетчик 4 ключ 42, элемент 43 задержки, триггер 44, ключ 45, элемент ИЛИ 46, вычитатель 47 и элемент ИЛИ 48, хро низатор 13 содержит блок 49 синхронизации , умножитель 50 и 51 частоты блок 52 вьщелени  первого тактового импульса, содержащий триггер 53 и ключ 54, логический блок 55, содержа щий элемент 56 задержки, счетчиА 57 триггер 58, и ключ 59, логический блок 60, содержащий элемент 61 задержки , счетчик 62, триггер 63 и ключ 64, логический блок 65, содержа щий элемент 66 задержки, триггер 67 счетчик 68, ключ 69, триггер 70, счетчик 71 и ключ 72, логический блок 73, содержащий элемент 74 задержки , триггер 75, ключ 76 и счетчик 77, элемент ИЛИ 78 и элемент 79 задержки. Пороговый элемент 2 преобразует входной аналоговый сигнал в выходной двоичный сигнал, например, по следую щему правилу. Если входной аналоговы сигнал больше некоторого порогового значени , то на выходе порогового элемента по вл етс  единичный сигнал заданной величины. В противном случа на его выходе - нулевой сигнал. Декодер 3 входную двоичную кодову комбинацию отождествл ет с выходной разрешенной двоичной кодовой комбинацией , в нем реализуетс  соответствующа  процедура исправлени  ошибок (например, мажоритарное декодирование , пороговое и т.п.). В блоке 4 регистров пам ти записываютс  и хран тс  двоичные разреше ные кодовые комбинации. По управл ющему сигналу из блока 6 управлени  вьадачей информации разрешенные комбинации считываютс  (с регенерацией) в блок 6, по другой команде одна из разрешенных комбинаций считываетс  на выход устройства. Объем пам ти данного блока - два двоичных регистра . В блок 6 управлени  выдачей информации подаетс  аналоговый составной сигнал с избыточностью (последовательно ) разрешенные двоичные кодовые комбинации. С выхода блока 5 аналоговый сигнал проходит через открытый ключ 30 на вход блока 4, разреша  в нем считывание разрешенных двоичных кодовых комбинаций в блок 6. При этом мен етс  состо ние триггера 31 и ключ 30 закрываетс . Во врем  действи  первого входного аналогового сигнала с небольшой задержкой на вход коммутатора 22 из блока 4 поступает первый двоичный символ (сигнал) первой разрешенной кодовой комбинации . Первый аналоговый сигнал запускает генератор 29 iактовых импульсов. Его тактова  частота вт раз (где m разр дность выходного сигнала кодовой комбинации аналого-цифровс го преобразовател  21 превышает тактовую частоту поступлени  входных аналоговых сигналов). Первый аналоговый сигнал подаетс  в аналого-цифровой преобразователь 21, .в котором преобразуетс  в т-значную двоичную кодовую комбинацию. Эта комбинаци  с помощью выходных так говых кмпулъсов генератора 29 записываетс  в тп-разр дный двоичный регистр 25 сдвига и . подаетс  через ключ 23 на вход cyivwaтора 24 двоичных т-разр дных чисел. Коммутатор 22 двоичные символы первой разрешенной кодовой комбинации . направл ет на управл ющий вход ключа 23. Выходы коммутатора - потенциальные . Это означает, что состо ние ключа 23 во вреь;л присутстви  его на входе символов значной двоичной комбинации определ етс  первым символом первой разрешекной кодовой ком-, бинации. Если первый символ первой разраиенной кодовой комбинации  вл етс  нулевым, то на выход ключа шзначна  комбинаци  не проходит. В противном случае, когда первый символ первой разрешенной комбинации  вл етс  единичным, ключ 23 открыт и ш-значна  двоична  комбинаци  подаетс  в сумматор 24. Далее на вход блока 6 поступает второй символ аналоговой комбинации Гвторой аналоговый сигнал J, При этом с выхода блока 4 через коммутатор 22 на управл ющий вход ключа 23 подаетс  второй двоичный символ первой резрешенной комбинации. Второй аналоговый сигнал с помощью аналого-цифрового преобразовател  21 преобразуетс  в т-значную двоичную кодовую комбинацию;

Она так же, как и перва , записываетс  в регистр 25 и подаетс  на вход ключа 23, Если второй символ первой разрешенной кодовой комбинации  вл  етс  единичным, то ключ 23 открыт и втора  т-значна  двоична  комбинаци  поступает на вкод сумматора 24. Если второй символ  вл етс  кулевым, то ключ 23 закрыт и т эначна  двоична  комбинаци  на сумматор 24 не подаетс . Аналогичным образом обрабатывают Ю с  все входные аналоговые сигналы,По окончании обработки последнего, п-го аналогового сигнала в регистре 25 будет записана двоична  копи  составного сигнала с избыточностью. Далее 15 на вход коммутатора 22 из блока 4 поступает (также последовательно) втора  разрешенна  двоична  кодова  комбинаци . С помощью коммутатора 22 ее символы подаютс  на управл ющий вход 20 ключа 26. Прюцесс управлени  ключом 26 аналогичен процессу управлени  ключом 23. Во врем  присутстви  на управл ющем входе ключа 26 первого двоичного символа второй разрешенной 25 кодовой комбинации из регистра 25 считываетс  т-значна  двоична  кодова  комбинаци , соответствующа  первому аналоговому сигналу. Во врем 

присутстви  на управл ющем входе ключа 26 второго двоичного символа второй разрешенной комбинации из регистра 25 считываетс  т-значна  двоична  комбинаци f соответствующа  второму аналоговому элементарному сигналу, и т.д. После считывани  из 35 блока 4 в блок б всех символов второй разрешенной комбинации ключи 23 и 26 закрыты, в сумГЛаторах 24 и 27 в двоичном коде будут вычислены значени  степеней близости между аналого- 40 вым избыточным сигналом и соответственно первой и второй разрешенными кодовыми комбинаци ми. Двоичные коды степеней близости в вычитателе 28 вычитаютс . Если в результате вычи- 45 тани  окажетс , что двоичный код сумматора 24 превышает двоичный код сумматора 27, то на выходе вычитател  28 формируетс  положительный сигнал . В противном случае - отрицатель-.,, ный. Выходной сигнал вычитател  28 подаетс  в блок 4, в котором в зависимости от пол рности выходного сигнала вычитател  на выходе устройства

считываетс  или перва  или втора  разрешенна  кодова  комбинаци  (дл  55 этого считывани  из хронизатора .13 в соответствующий момент времени

подаютс  тактовые импульсы). Выходной сигнал вычитател  28 также возвращает -в исходное состо ние триггер 60 31, открывает ключ 30 и прекращает функционирование генератора 29 Блок 6 управлени  выдачей информации готов к обработке следующего составнот избыточного сигнала,

в анализаторе 8 с выхода блока 7 на вход элемента 32 пам ти подаетс  аналоговый сигнал, а на вход счетчика 14 и блока 17 сравнени  синхронного поступают тактовые импульсы с выхода блока 13. Первый тактовый им пульс устанавливает счетчик 14 в единичное состо ние, двоичный код которого через открытый в исходном состо нии ключ 34 подаетс  на выход анализатора 8. Выходной сигнал ключа 34 через открытый в исходном состо нии ключ 35 переводит триггеры 38 и 37 из исходных единичных состо ний в нулевые, закрыва  тем самым соответственно ключи 34 и 35. Сигнал с выхода ключа 35 подаетс  также на злемент 36 задержки и устанавливает триггеры и ключи блока 15 в исходное состо ние После того, как триггер 38 переведен в нулевое состо ние, ключ 34 управл етс  выходным сигналом вычитател  47 блока 17. Тактовый импульс открывает ключ 40, измен   состо ние счетчика 41 на единичное и через открытый в исходном состо нии ключ 42, элемент ИЛИ 46 открывает ключ 45. Этот же тактовый импульс через элемент 43 задержки соответствующий момент времени переводит триггер 44 из исходного единичного состо ни  в нулевое , закрыва  ключ 42. Первый аналоговый сигнал, записавшись в элемент 32 пам ти, с его потенциального выхода через открытый ключ 40 подаетс  на первый вход вычитател  47 и через открытый ключ 45 записываетс  во второй элемент 8 пам ти. С потенциально го выхода элемента 18 пам ти аналоговый сигнал подаетс  на второй вход вычитател  47. Так как входные сигналы вычитател  47 равны между собой, на его выходе не формируетс  управл ющий сигнал. Далее сбрасываетс  информаци  в блоке 32 выходным сигналом элемента 33 задержки и в анализатор 8 поступают второй аналоговый сигнал с выхода блока 7 и второй тактовый импульс с выхода блока 13, который за записываетс  в счетчики 14 и 41, измен   их двоичный код (емкость счетчика 14 равна емкости счетчика 41, т.е. равна п двоичным символам).Второй тактов1ай импульс открывает ключ 40, через который второй аналоговый сигнал, записанный в элемент 32 пам ти с потенциального выхода элемента 32 пам ти,подаетс  на первый вход вычитател  47, на его второй вход с потенциального выхода элемента 18 пам ти подаетс  первый аналоговый сигнал. Рассмотрим случаи различного соотношени  между величинами амплитуд первого и второго аналоговых сигналов. Случай первый. Второй аналоговый сигнал не больше (меньше или равен) первого. При этом уп-, равл ющий сигнал на выходе вычитател  47 не формируетс . Чеь-еэ определенное врем  элемент 32 обнул етс  выходным сигналом, элемент 33 задержки и анализатор 8 готов к обработке следующего, третьего аналогового сигнала так же, как и второго. Случай второй. ВТорой аналоговый сигнал больше первого. В этом случае на выходе вычитател  47 формируетс  управл ющий сигнал, по которому выполн ют с  следующие операции: в блоке 15 от крываетс  ключ 34, выдава  на выход анализатора двоичный код состо ни  счетчика 14, в блоке 17 через элемен ИЛИ 48 обнул етс  элемент 18 пам ти и открываетс  ключ 45, через который второй аналоговый сигнал с потенциального выхода элемента 32 через открытые ключи 40 и 45 записываетс  в элемент 18 пам ти. После этого вхо дные сигналы вычитател  47 .вычитаютс  один из другого и с его выхода снимаетс  управл ющий сигнал (соответствующей пол рности). В соответствующий момент времени обнул етс  элемент 32 пам ти и анализатор 8 готов к обработке следующего аналогового сигнала. Подобным образом обрабатываютс  все выходные аналоговые сигнсшы блока 7. После обработки последнего п-го аналогового сигнала на выходе блока 36 по вл етс  сигнал. по которому триггеры 37 и 38 устанавливаютс  в исходное состо ние (единичное ) , открывав; ключи 34 и 35. В это же врем  по вл етс  сигнал переполнени  на выходе счетчика 41, по которому тригпр 44 устанавливаетс  в исходное единичное состо ние, открыва  ключ 42, и элемент 18 пам ти обнул етс . Анализатор 8 готов к обработке следующего составного сигнала с избыточностью. Блок 9 коррекции формирует управл 1т ий сигнал, запускающий инвертор 12. На вход данного блока поступает двоичньтй код номера аналогового сигнала , записанного в блоке 18 пам ти после обработки всех входных элементарных сигналов. В счетчике 19 записываетс  код наименьиюго достоверного аналогового сигнала. На другой вход блока 9 коррекции подаютс  импульсы считывани  двоичных сигналов. Количество двоичных  чеек в счетчике 19 превышает количество  чеек счетчика 14 на одну. При считывании из регистра 10 двоичной кодовой комбинации импульсы считывани  из блока 13 поступают и-на вход счетчика 19, уменьша  его двоичный код. В тот момент времени,когда на входе инвертора 12 по витс  двоичный символ, соответствующий наименее достоверному аналоговому сигналу, состо ние счетчика 19 станет нулевым. Этот факт будет зафиксирован с помощью элемента И 20, на выходе которого будет , лсформирован управл ющий сигнал, по которому блок 12 осуществит инверсию двоичного сигнала, соответствующего наименее достоверному аналоговому сигналу. При отсутствии управл ющего сигнала на входе управл емого инвертора 12 входные двоичные сигналы проход т на его выход беэ изменени . При поступлении на управл ющий вход сигнала входной двоичный сигнал этого блока инвертируетс . Хронизатор 13 обеспечивает вьоделение тактовой частоты и фиксирует момент прихода первого элементарного сигнала, вход щего в состав избыточного сигнала, на его выходе формируютс  тактовые импульсы. На вход хронизатора подаютс  входные элементарные сигналы. .На его выходе формируютс  тактовые импульсы, следующие с тактовой частотой, определ емой скоростью манипул ции (модул ции ). С помощью умножителей 50 и 51 формируют тактовые импульсы вспомогательных частот. Блок 52 выдел ет первый тактовый импульс. Элемент 56 задержки задерживает первый тактовый импульс на определенное врем , после чего он поступает на вход элемента 61 задержки, а также на вход триггера 58, измен   состо ние последнего. Ключ 59 открываетс  и через него на управл ющий вход аналогового демодул тора 1 и на вход анализатора 8 пропускают п тактовых импульсов, синфазных с выходными сигналами блока 7, который практически  вл етс  безынерционным. Одновременно число выходных импульсов ключа 59 подсчитываетс  с помощью счетчика 57. Как только оно станет равным п, на выходе счетчика формируетс  управл ющий сигнал , возвращающий триггер 58 в исходное нулевое состо ние, закрыва  ключ 59. Выходной сигнал элемента 56 задержки проходит через элемент 61 задержки и через триггер 63, открыва  . ключ 64, через который на блоки 9 и 10 проходит п выходных импульсов ум- ножител  50. Последний импульс вызывает переполнение счетчика 62, в результате чего его выходной сигнал через триггер 63 закрывает ключ 64,прекраща  подачу тактовых импульсов. Выходной сигнал элемента 61 задержки через элемент 66 задержки подаетс  на триггердл 67 и 70, изменение состо ни  которых приводит к открыванию соответственно ключей 69 и 72. Выходные тактовые импульсы умножител  частоты 51 через ключ 69 подаютс  на считывающий вход блока 5, а через ключ 72 и элемент ИЛИ 78 - на считывающий вход блока 4. Счетчик 68 разрешает выдачу в блок 5 только п тактовых импульсов/ после чего сбрасывает триггер 67 в исходное состо ние и закрывает ключ 69. Счетчик 71 разрешает вьадачу в блок Ч 2п тактовых импульсов {на считывание двух разрешенных п-значных двоичных кодовых комбинаций), после чего импульсом пероЛолнени  сбрасывает триггер 70 и закрывает ключ 72, Выходной сигнал элемента 66 задержки подаетс  также на вход элемента 74 задержки, по вл  сь на выходе которого соответствугощий момент времени, он через триггер 75 открывает ключ 76 и разрешает прохождение п тактовым импуль сам через элемент ИЛИ 78 с выхода умножител  51 частоты на считываквдий вход блока 4i Прекращаетс  выдача тактовых импульсов по импульсу переполнени  счетчика 77, который закрывает ключ 76. Выходной сигнал элемента 74 задержки подаетс  также на . элемент 79 задержки. Выходной сигнал элемента 79 задержки  вл етс  сигналом установки в исходное состо ние всех блоков устройства (цепи сброса не показаны). Устройство дл  приема и обработки избыточных сигналов по методу расширени  работает следующим образом. Входной. подверженный воздействию помех в канале св зи, составной сигнал с .избыточностью поступает на вход аналогового демодул тора 1. Дл  определенности используетс  последователь на  передача элементарных сигналов, вход щих в состав избыточного сложного сигнала. Тогда входные сигналы последовательно подаютс  на вход хронизатора 13, в котором формируютс  управл ющие сигналы, и в соответствии с используемой процедурой обработки аналоговым демодул тором 1 элементарных сигналов в тактовые моменты времени (на выходе блока 1 формируютс  аналоговые элементарные сигналы, которые записываютс  в блок 5 буферной пам ти , поступают на вход вычитател  7 и на вход порогового элемента 2). После ний преобразует их в выходные двоичные сигналы, запоминаемые в двоичном регистре 10 и через элемент ИЛИ 11 поступающие через открытый инвертор 12 в декодер 3. С помощью декодера 3 входна  двоична  кодова  комбинаци , соответствующа  составному аналоговому сигналу после его преобразовани  с помощью порогового элемента 2 отождествл етс  с выходной разрешенной двоичной кодовой комбинацией, котора  Запоминаетс  в блоке 4. Соответственно в двоичном регистре 10,будут нака .пливатьс  сигналы по мере преобразовани  составного аналогового, сигнала в двоичные символы. На выходе вычитател  7 формируютс  разностные сигналы, которые с помощью импульсов записи из блока 13, поступающих в анализатор 8, записываютс  в последний. С помощью анализатора 8 определ ют наименьший аналоговый сигнал, поступающий с выхода блока 7, а также двоичный код номера этого сигнала, который с вьл-хода анализатора 8 поступает в блок 9 коррекции, 8блоке 9 код номера определ ет начальное состо ние двоичного вычитающего счетчика 19. После этого с помощью соответствующий выходных тактовых импульсов блока 13 последовательно вывод т двоичную кодовую комбинацию из регистра 10. Этими же тактовыми импульсами, подава  их на вход блока коррекции, уменьшают двоичный код счетчика 19. Как только на входе инвертора 12, через который без изменени  проход т на вход декодера 3 двоичные сигналы с выхода регистра 10, по витс  двоичный сигнал, сформированный из наименее достоверного аналогового сигнала, с выхода блока 9коррекции на управл ющий вход инвертора 12 поступает управл ющий сигнал , по которому инвертируетс  входной двоичный сигнал. Последующие двоичные сигналы инвертор не инвертирует. Таким образом , в декодер 3 будет считана двоична  кодова  комбинаци , отличающа с  от предыдущей в разр де, соответствующем наименее достоверному аналоговому символу. Эту двоичную кодовую комбинацию в декодере 3 преобразуют в соответствующую разрешенную кодовую двоичную комбинацию, котора  также запоминаетс  в блоке 4. После Э.ТОГО в арифметический блок 6 из блока 5 буферной пам ти по считывающим из блока 13 сигналам - тактовы .м импульсам последовательно поступает аналоговый составной сигнал с избыточностью, а из блока 4- разрешенные двоичные кодовые комбинации. В блоке 6 осуществл етс  вычисление степеней близости каждой из разрешенных двоичных кодовых комбинаций к аналоговому составному сигналу с избыточностью , которые затем сравнивают между собой. По управл ющему сигналу , выдаваемому из блока 6 в блок 4, из последнего на выход устройства считывают ту разрешенных кодовых комбинаций, дл  которой степень близости больше. Преимущество изобретени  по сравнению с базовым (прототипом) заключаетс  в том, что предлагаемое устройство содержит меньше аналоговых элементов. Это позвол ет повысить помехоустойчивость устройства.

1г

S5

5

Лг

«x

0ut.2

W

32

/7

I

JJ

0ut3

/7

f6

4ff

J

ЛГ

18

Г 7

Г8

4ff

re

S

b

3

2

Фог.5

Claims (5)

1. УСТРОЙСТВО ДЛЯ ПРИЕМА

И ОБРАБОТКИ ИЗБЫТОЧНЫХ СИГНАЛОВ, содержащее демодулятор, первый вход которого объединен с входом хронизатора и подключен к входу устройства, выход демодулятора соединен с первыми входами вычитателя, первого блока памяти и через пороговый элемент с вторым входом вычитателя, выход первого блока памяти соединен с первым входом блока управления, первый, второй выходы и второй вход которого соединены соответственно с первым, вторым входами и первым выходом блока регистров, выход декодера соединен с третьим входом блока регистров, второй выход которого соединен с выходом устройства, первый, второй и третий выходы хронизатора соединены соответственно с вторыми входами демодулятора, первого блока памяти и с четвертым входом блока регистров , отличающееся тем, что, с целью повышения его помехоустойчивости, в него введены второй и третий блоки памяти, счетчик, логический блок, блок сравнения, элемент И, элемент ИЛИ, регистр, инвертор, выход порогового элемента соединен с первыми входами регистра и элемента ИЛИ, второй вход и выход элемента ИЛИ соединены соответственно с вы ходом регистра и первым входом инвертора, выход инвертора соединен с входом декодера, выход вычитателя через первый блок памяти соединен с первым входом блока сравнения, второй вход которого объединен с входом первого счетчика и подключен к первому выходу хронизатора, первый, второй выходы и третий вход блока сравнения соединены соответственно с первым, вторым входами и выходом второго блока памяти, выход первого счетчика и третий выход блока сравнения соединены соответственно с первым и вторым входами логического блока, выход которого соединен с первым входом вто- _{ рого счетчика, выходы второго счетчи-1 ка соединены соответственно с входами элемента И, выход которого соединен с вторым входом инвертора четвертый выход хронизатора соединен ’с’ вторыми входами второго счетчика и регистра .

U. 1078455

2. Устройство по п.1, о т л и чающееся тем, что блок управления содержит аналого-цифровой преобразователь, генератор, регистр, триггер, ключи, коммутатор, вычитатель, сумматоры, первые вхрды аналого-цифрового преобразователя, генератора и первого ключа объединены и подключены к первому входу блока уп-г равления, выход аналого-цифрового преобразователя соединен с первыми входами регистра и второго ключа, выход генератора соединен с вторыми вхо дами аналого-цифрового преобразователя и регистра, выход регистра соединен с первым входом третьего ключа, выход первого ключа соединен с пер .вым входом триггера и первым выходом блока управления, выход триггера соединен с вторым входом первого ключа, вход коммутатора соединен с вторым входом блока управления,первый и второй выходы коммутатора соединены со ответственно с вторыми входами второ.го и третьего ключей, выходы которых соединены соответственно через первый и второй сумматоры с первым и вторым входами вычитателя, выход вычитателя соединен с вторыми входами триггера, генератора и вторым выходом блока управления.

3. Устройство по п.1_г отличающееся тем, что первый блок памяти содержит элемент памяти и элемент задержки, первый вход и выход элемента памяти соединены соответственно с входом и выходом блока памяти, выход и второй вход элемента памяти соединены соответственно с входом и выходом элемента задержки,

4. Устройство по п,1, отличающееся тем, что логический блок содержит ключи, триггеры, элемент ИЛИ, элемент' задержки, первые входы первого ключа и элемента ИЛИ соединены соответственно с первым и вторым входами логического блока, выход первого ключа соединен с первым входом второго ключа и с выходом логического блока,выход и второй вход второго ключа соединены соответствейно с первыми входами первого, второго триггеров, входом элемента .задержки и выходом первого триггера, выход элемента задержки соединен с вторыми входами первого и второго триггеров, выход второго триггера соединен с вторым входом элемента ИЛИ, выход которого соединен с вторым входом первого ключа,

5. Устройство по п.1, отличающееся тем, что блок сравнения содержит ключи, счетчик, вычитатель, элементы ИЛИ, элементы задержки, триггер, первые входы первого ключа и вычитателя соединены соот-. ветственно с первым и третьим входами блока сравнения, выход вычитателя соединен с первыми входами первого и второго элементов ИЛИ и с третьим выходом блока сравнения, выход первого элемента ИЛИ соединен с первым входом второго ключа, выходы второго элемента ИЛИ и второго ключа соединены соответственно с первым и вторым выходами блока сравнения, выход первого ключа соединен с вторыми входами вычитателя и второго ключа, второй вход первого ключа объединен с входом счетчика и первым входом третьего ключа и подключен к второму входу блока сравнения, выход третьего клю · ча соединен с вторым входом первого элемента ИЛИ и через элемент задержки - с первым входом триггера, выход триггера соединен с вторым входом третьего ключа, выход счетчика соединен с вторыми входами триггера и второго элемента ИЛИ.

б. Устройство по п.1, обличающееся тем, что хронизатор содержит блок синхронизации, умножитель частоты, элементы задержки, счетчики, ключи, триггеры, элемент ИЛИ, вход блока синхронизации соединен с входом хронизатора, выход блока синхронизации соединен с первыми входами первого, второго ключей и через первый умножитель частоты - с первым входом третьего ключа и входом второго умножителя частоты, второй вход и выход первого ключа соединены соответственно с выходом первого триггера и входами первого триггера и первого элемента задержки, выход первого элемента задержки соединен с первым входом второго триггера и через второй элемент задержки с первым входом третьего триггера и входом третьего элемента задержки, выходы второго и третьего триггеров соединены соответственно с вторыми входами второго и третьего ключей, выход второго ключа соединен с первым выходом хронизатора и через первый счетчик - е вторым входом второго триггера, выход третьего ключа соединен с четвертым выходом хронизатора и через второй счетчик - с вторым входом третьего триггера, выход третьего элемента задержки соединен с первыми входами четвертого, пятого триггеров и через четвертый элемент задержки - с первым входом шестого триггера и входом пятого элемента задержки, выходы четвертого пятогс и шестого триггеров соединены соответственно с первыми входами третьего, четвертого и пятого ключей, выход третьего ключа соединен с вторым выходом хронизатора и через третий счетчик - с вторым входом четвертого триггера, выход второго умножителя частоты подключен к вторым входам третьего, четвертого и пятого ключей, выход четвертого ключа соединен с первым входом элемента ИЛИ и через четвертый счетчик - с вторым входом пятого триггера, выход пятого ключа соединен с вторым входом элемента ИЛИ и через пятый счет- . чик - с вторым входом шестого триг~ гера, выходы элемента ИЛИ и пятого элемента задержки соединены соответственно с третьим и пятым выходами хронизатора. °