SU1734220A1 - Устройство дл разделени направлений передачи и приема - Google Patents

Abstract

Изобретение относитс  к устройствам дл  разделени  направлений передачи и приема и может быть использовано в телефонии . Цель - повышение помехоустойчивости - достигаетс  за счет компенсации сигналов непрерывной подстройки своих параметров под измен ющиес  параметры канала св зи в дуплексном режиме работы, 2 ил,

Description

Изобретение относитс  к области электросв зи , преимущественно к передаче речевых сообщений.

Известны устройства разделени  направлений , конструктивно выполненные в виде эквивалентной мостовой схемы, где в одну диагональ моста включен передатчик, а в другую диагональ включено приемное устройство. Принцип действи  таких систем основан на возможности организации дуплексной св зи при идеально сбалансированных сопротивлени х плеч мостовой схемы. Однако, из-за разброса параметров коммутируемых каналов не удаетс  полностью сбалансировать мостовую схему, поэтому сигналы собственного передатчика проникают в приемное устройство, существенно снижа  качество работы последнего, например, увеличива  веро тность ошибочного приема единичного элемента.

Наиболее близкой по технической сущности  вл етс  цифрова  дифсистема, включающа  в себ  последовательно соединенные входной блок, коммутатор, первый цифроаналоговый преобразователь, аналого-цифровой преобразователь, первый блок пам ти, вычитатель, вторым входом соединенный с выходом аналого-цифрового преобразовател , сумматор, второй блок пам ти, выходом соединенный с. вторым входом сумматора, а также второй ЦАП, формирователь адреса и генератор.

Речевой сигнал  вл етс  случайной функцией, поэтому цифрова  дифсистема должна посто нно адаптироватьс  к различным параметрам речевого сигнала и канала св зи, Данное же устройство не обладает возможностью посто нно подстраиватьс  к параметрам канала св зи при изменении характеристик передаваемого сигнала. Результатом этого  вл етс  низка  достоверность принимаемых сигналов, приход щих из канала св зи из-за недостаточной компенсации сигналов своего передатчика в тракте приема.

сл

С

Si

со 4

|Ю

го

о

:

Целью изобретени   вл етс  повышение помехоустойчивости принимаемых речевых сигналов.

Поставленна  цель достигаетс  тем, что в адаптивную цифровую дифсистему, содер- жащую последовательно соединенные первый цифроаналоговый преобразователь, аналого-цифрвоой преобразователь и блок пам ти, а также входной блок, вычитатель, вторым входом соединенный с первым вхо- дом блока пам ти, сумматор, второй цифро- аналоговый преобразователь, коммутатор и генератор, первым выходом соединенный соответственно с вторым входом входного блока аналого-цифрового преобразовател , вторым входом блока пам ти, третий вход которого объединен с входом первого циф- роаналогового преобразовател  введены последовательно соединенные триггер, счетчик, элемент И, а также детектор, эле- мент запрета, первый и второй буферный регистры, при этом второй выход аналого- цифрового преобразовател  соединен с об- нул ющим входом триггера, второй тактовый вход которого соединен с первым выходом генератора, а информационный вход триггера соединен с выходом сумматора , при этом выход вычитател  соединен одновременно через второй буферный регистр по входу второго цифроаналогового преобразовател , и через детектор - к входу сумматора, на второй вход которого подано пороговое значение Мпор, при этом второй вход второго буферного регистра соединен с первым выходом генератора, третий вы- ход которого через элемент запрета соединен с вторым входом счетчика, выход которого соединен с вторым входом элемента запрета, выход коммутатора соединен с четвертым входом блока пам ти, выход которого через первый буферный регистр соединен с первым входом вычитател , второй выход генератора соединен с вторыми входами первого буферного регистра , коммутатора, и элемента И соответст- венно, выход входного блока соединен с входом первого цифроаналогового преобразовател , выход которого соединен с линией передачи, а входом и выходом устройства  вл ютс  вход входного блока и выход второго цифроаналогового преобразовател , при этом выход элемента И соединен с третьим входом коммутатора, первый вход которого соединен с первым выходом генератора,

На фиг, 1 представлена структурна  схема предлагаемого устройства, состо ща  из входного блока 1, коммутатора 2, первого 3 и второго 10 цифроаналоговых преобразователей, аналого-цифрового преобразовател  4, блока пам ти 5, генератора 6, вычитател  7, сумматора 8, первого 9 и второго 16 буферных регистров, детектора 11, триггера 12, счетчика 13, элемента запрета 14, элемента И 15.

На фиг. 2 изображены эпюры напр жений в разных точках устройства, иллюстрирующие его работу.

Адаптивна  цифрова  дифсистема содержит последовательно соединенные входной блок 1, первый цифроаналоговый преобразователь 3, выходом соединенный с входом двухпроводного канала св зи, аналого-цифровой преобразователь 4, блок пам ти 5, первый буферный регистр 9, вычитатель 7, детектор 11, сумматор 8, триггер 12, счетчик 13, элемент И 15, коммутатор 2, последовательно соединенные генератор 6 и элемент запрета 14, последовательно соединенные второй 16 буферный регистр и второй 10 цифроаналоговый преобразователь , при этом первый выход генератора 6 соединен с вторыми входами входного блока 1, аналого-цифрового преобразовател  4, коммутатора 2, второго 16 буферного регистра , триггера 12, соответственно, второй выход генератора 6 соединен соответственно с вторым входом первого буферного регистра 9, третьим входом коммутатора 2, вторым входом элемента И 15, первый вход которого объединен с вторым входом элемента запрета 14 выход которого соединен с вторым входом счетчика 13, первый и второй выходы аналого-цифрового преобразовател  4 соединены соответственно с обнул ющим входом триггера 12, и входом вычитател  7, выход которого соединен с входом второго 16 буферного регистра, а выход входного 1 блока соединен с третьим входом блока пам ти 5.

Предлагаемое устройство работает следующим образом

Сразу после включени  питани  все имеющиес  блоки обнул ютс  (блоки 5, 9, 16, 12, 13). Устройство готово к работе. Обнуление перечисленных выше блоков осуществл етс  по установочному R входу (на фиг. 1 не показано). При передаче речевых сообщений сигналы обоих направлений по вл ютс  либо попеременно (режим диалога ), либо одновременно. Покажем каким образом передаютс  сигналы с входа 1 направлени  в линию св зи (канал св зи) и как в то же врем  производитс  обучение устройства под параметры канала св зи и компенсаци  сигналов 1 направлени  в тракте приема. Пусть в первый момент времени ti по вилс  сигнал U(ti) на входе 1 направлени  (входе входного 1 блока).

На фиг. 2 показаны эпюры напр жений в различных точках устройства. При этом временной интервал между ti и ti+1 моментами времени разбит дл  лучшего понимани  на 4 отрезка, которые обозначены на фиг. 2 как ti, ti , tj и ti+1.

Сигнал U(t) во входном 1 блоке превращаетс  в квантованный по амплитуде и во времени сигнал Uj(Ki At). Здесь и далее означает дискретный момент времени. Далее цифровые отсчеты Ui(Krf) преобразуютс  первым 3 ЦАП в аналоговую величину и подаютс  в линию в сторону противоположной станции.

Сигнал на выходе передатчика в зависимости от параметров канала св зи искажаетс . Дискретные отсчеты сигнала Uj(K At) оказываютс  преобразованными (свернутыми ) по следующему закону.

Ui(KAt) Ui(K, At) V,(K, At), (1)

где Vi(Ki At) - отсчеты импульсной реакции подключенного канала св зи,

символ - означает операцию свертки,

Ui(Kat) - отсчеты передаваемого сигнала в линии св зи.

Сигналы Ui(t) далее преобразуютс  в аналого-цифровом преобразователе 4 в квантованный по амплитуде и во времени сигнал gi (К At) аналогично преобразованием во входном 1 блоке.

Весь процесс компенсации сигналов своего передатчика в тракте приема и преобразовани  под новые услови  разбит на два этапа. На первом этапе производитс  обнаружение сигналов противоположной стороны. Если сигналы противоположной стороны присутствуют, то происходит блокировка механизма переобучени  устройства под новые услови  передачи. Если же сигналы противоположной стороны отсутствуют , то производитс  переобучение устройства под новые услови  передачи. При работе на первом этапе участвуют следующие узлы: перва  область пам ти блока пам ти 5, буферный регистр 9, вычитатель 7, детектор 11, сумматор 8, триггер 12, счетчик 13, элемент запрета 14, элемент И 15, коммутатор 2.

При работе на втором этапе участвуют перечисленные узлы, кроме первой области пам ти блока пам ти 5. На втором этапе работы участвует втора  область пам ти блока пам ти 5. Кроме того, задействованы буферный регистр 16, и второй ЦАП 10.

Рассмотрим данные процессы более подробно.

Квантованный по амплитуде и во времени передаваемый сигнал ЩКА t)  вл етс  одновременно адресом дл  первого 6 блока пам ти. К примеру, пусть в первый момент времени на вход входного 1 блока поступает сигнал U (ti), который во входном 1 блоке преобразуетс  в первый разрешенный уровень Ui(Ki At), Данный сигнал преобразуетс  первым 3 цифроаналоговым преобразо- вателем (ЦАП) в сигнал U (t), который передаетс  в сторону противоположной станции и одновременно в АЦП 4 преобразуетс  и дискретный во времени и амплитуде сигнал gi(Ki At) (см.фиг. 2 д). При этом наблюда- етс  св зь между работой входного 1 блока, работой первого 3 ЦАП и работой АЦП 4. Ui (К At) - Ui (К At) --, gi (KAt) U2 (К At) - 02 (К At) - да (КД t)

.

Un (K At) - Un (K At) - gn (KAt) Одновременно с по влением цифрового отсчета на информационном выходе АЦП

4, на управл ющем выходе последнего по вл етс  короткий строб-импульс (фиг. 2 в). Как уже было сказано выше, вс  область пам ти первого 5 блока пам ти разбита на две одинаковые половины: первую и

вторую. Обращение к первой или второй области пам ти осуществл етс  по сигналу с первого выхода генератора 6 (фиг. 2 б). Так.с момента времени ti до ti , когда с выхода генератора поступает логический

нуль, производитс  обращение к первой области пам ти, а с момента времени ti до t2 работает втора  область пам ти. Аналогично протекают процессы на других временных интервалах. Так.,с момента t2 до 12

работает перва  область пам ти, а с t2 до t3 работает втора  область пам ти и т.д.

При обращении к первой области пам ти всегда следующий пор док работы: вначале считываетс  прежнее содержимое

 чейки пам ти с указанным адресом, а затем по тому же адресу записываетс  новый отсчет сигнала с выхода АЦП 4. Считанный сигнал из первой или второй области пам ти по сигналу со второго выхода генератора

б записываетс  в первом буферном регистре 9. При обращении ко второй области пам ти блока пам ти 5 считывание и запись новой информации зависит от сигнала управлени  с выхода элемента И 15. Управление записью/считыванием в каждой области пам ти производитс  сигналом с выхода коммутатора 2. Сигналом управлени  коммутатора 2  вл етс  сигнал с первого выхода генератора 6 (фиг. 2 б). Как

видно из фиг..2 б, с момента времени ti до ti через коммутатор 2 проходит сигнал управлени  со второго выхода генератора 6. С момента t2 на вход блока 5 пам ти коммутируетс  сигнал с выхода элемента И 15. При таком пор дке работы коммутатора 2 при обращении к первой области пам ти блока 5 пам ти всегда производитс  вначале считывание по заданному адресу, а затем запись по тому же адресу. Так считывание в первой области пам ти производитс  в моменты времени ti-ti , 12-12 ,...,tn-tn , а запись нового сигнала по тому же адресу производитс  в моменты ti -tf, ti -12 ,...tn -tn .

Пусть в момент ц на выходе АЦП 4 по вилс  отсчет gi (Ki At) (фиг. 2 д), который одновременно поступает на выход вычита- тел  7 и вход блока пам ти 5. Так как блок 5 пам ти вначале сеанса был обнулен, то по адресу Ih (К At) с выхода входного блока из блока пам ти 5 с момента ti до ti считываетс  нуль, который в момент ti записываетс  в первый буферный регистр 9. Из сигнала gi (Ki At) в вычитателе 7 вычитаетс  сигнал с выхода первого 9 буферного регистра. Результат вычитани , равный 91 (Ki Аг),посту- пает на вход детектора 11, который все положительные отсчеты сигнала пропускает без изменени , а все отсчеты, имеющие отрицательный знак,превращает в положительные .

Таким образом, на выходе детектора 11 входные сигналы +gi (KAt) проход т без изменени , а входные сигналы -gi (К At) превращаютс  в сигналы +gi (KAt). Таким образом, сигналы на выходе детектора 11 имеют все положительные знаки. В сумматоре 8 производитс  сравнение двух сигналов: сигнала с выхода детектора 11 и порогового значени  Мпор. Если величина сигнала /gi (К At)/ меньше порогового значени , то на выходе сумматора 8 логический нуль. Если же величина сигнала /gi (К At)/ больше порогового значени , то на выходе сумматора 8 будет логическа  единица.

Так как первоначально блок пам ти 5 был обнулен, то с момента ti до т.4, когда производитс  обучение первой области пам ти блока 5 пам ти под параметры канала св зи (перебор всех возможных двоичных цифровых комбинаций)на выходе сумматора 8 будет всегда логическа  единица.

Триггер 12 работает следующим образом .

Вначале цикла работы (моменты ti, t2, t3,...,tn) с по влением нового отсчета gi (К At) на выходе АЦП 4, производитс  обнуление триггера 12 строб-импульсом с управл ющего выхода АЦП 4 (фиг. 2 в). В моменты

ti. ti , t3,...tn производитс  запись в триггер 12 выходного сигнала сумматора 8 по информационному входу. момент ti триггер 12 обнул етс , а в момент ti в триггер

12 записываетс  логическа  единица с выхода сумматора 8. В момент t2 триггер 12 вновь обнул етс ,a вновь записываетс  единица и т.д. Если на выходе сумматора 8 в i момент времени будет логический нуль,

то триггер 2 остаетс  в нулевом состо нии до следующего (i+1) цикла работы. Выходной сигнал триггера 12 показан на фиг. 2 ж. Сигналом с выхода триггера 12 принудительно обнул етс  счетчик 13 по R входу.

Тактовые импульсы с третьего выхода генератора 6 поступают на первый вход элемента запрета 14. Так как счетчик 13 обнул етс , то на его выходе будет логический нуль, который разрешает проходить

тактовым импульсам через элемент 14 запрета на вход счетчика 13. Если на выходе счетчика 13 будет логическа  единица, то данный сигнал блокирует работу элемента запрета 14 и тем самым состо ние счетчика

13 остаетс  в таком положении до прихода очередного обнул ющего импульса с выхода триггера 12. Счетчик 13 и элемент запрета 14  вл ютс  своеобразным таймером, врем  срабатывани  которого можно рег.улировать с помощью частоты с третьего выхода генератора 6. Если врем  срабатывани  счетчика 13 меньше периода следовани  импульсов с выхода триггера 12, то на выходе счетчика 13 посто нно будет

логический нуль, тем самым блокируетс  работа элемента И 15. Следовательно, с момента ti до т.4 элемент И 15 закрыт и из второй области пам ти блока пам ти 5 посто нно считываютс  нули независимо от

номера  чейки пам ти.

В момент времени t i на выходе вычита- тел  7 по вл етс  отсчет gi (Ki At), который сигналом с выхода генератора (момент вре- мени t i ) переписываетс  во вторую буферную пам ть 16. Аналогично отсчет дела и с другими отсчетами сигнала при работе второй области пам ти блока пам ти 5. Так.,в

У- ,-

момент времени t2 во второй буферный регистр 16 записываетс  g2 (K2 At)fa в ta - сигнал дз(Кз At). Данные сигналы превращаютс  вторым ЦАП 10 в аналоговую величину и выдаютс  потребителю. Таким образом, при первоначальном обучении устройства (обучение первой области пам ти блока пам ти 5) возникают так называемые эхо-сигналы , которые на следующих тактовых интервалах компенсируютс .

Пусть в момент t4 на выходе входного 1 блока по вл етс  сигнал Ui (K4 At), который пройд  3 ЦАП, АЦП 4, превращаетс  в сигнал gi (K4 At). Из первой области пам ти блока пам ти 5 по адресу Ui (К At) выводитс  прежнее содержимое gi (Ki At) и в момент t4 переписываетс  в буферный регистр 9. В вычитателе 7 производитс  вычитание двух сигналов: из сигнала gi (K4 At) вычитаетс  сигнал gi(K/At). Данные сигналы по существу  вл ютс  откликами канала св зи на одинаковую цифровую комбинацию Ui (К At), но вз тые в два соседних момента времени. Результат вычитани  будет равен:

NI (Кд At) gi (K4 At) - gi (Ki At)0. (2)

По закону относительности Ni (K4 At) 0, так как параметры канала св зи мало измен ютс  на соседних тактовых интервалах .

Следовательно, в момент Т4 на выходе сумматора 8 будет логический нуль, который в t4 переписываетс  в триггер 12. Обнуление счетчика 13 в момент t4 не происходит. Спуст  некоторый промежуток времени t выдержки (см. фиг. 2 е) счетчик 13 достигает максимально-возможного значени  и на его выходе по витс  логическа  единица. Данный выходной сигнал счетчика 13 закрывает элемент запрета 14 и открывает элемент И 15. Тактовые импульсы со второго выхода генератора 6 с момента t4 до t5 (см. фиг. 2 а и фиг. 2 и) проходит элемент И 15, коммутатор 2 и поступают на управл ющий вход режима считывание/запись блока пам ти 5 (фиг. 2 к). Следовательно, с момента t4 до т.5 режим работы второй области пам ти полностью соответствует режиму работы первой области пам ти: вначале по адресу Ui (К At) производитс  считывание прежнего содержимого, т.е. нул , а затем запись нового отсчета gi (K4 At) по тому же адресу. Таким образом, из первой области пам ти вначале считываетс  по адресу Ui (К At) сигнал gi (Ki At), а затем записываетс  сигнал gi (K4 At), а из второй области пам ти по тому же адресу вначале считываетс  нуль, а затем записываетс  gi (К4 At). Перва  область пам ти блока 5 в совокупности с вычитателем 7, детектором 11, сумматором 8, триггером 12, счетчиком 13, элементом запрета 14 и элементом И 15  вл етс  своеобразным выделителем отсутстви  сигналов противоположной стороны. При отсутствии сигналов противоположной стороны при работе первой области пам ти на выходе вычитател  7 наблюдаетс  сигнал , близкий к нулевому, а в случае присутстви  сигналов противоположной стороны на выходе вычитател  7 будет разность двух

0

5

0

5

0

5

0

5

0

5

значений принимаемого сигнала на соседних тактовых интервалах. В случае отсутстви  принимаемого сигнала производитс  принудительное переобучение второй области пам ти: запись значений счетчика канала св зи на соответствующую цифровую комбинацию, поступающую на вход первого

3ЦАП. В случае присутстви  сигналов противоположной стороны запись счетчика канала св зи во вторую область пам ти блокируетс  и производитс  только считывание информации из второй области пам ти блока пам ти 5. Пусть в момент ts на выходе входного 1 блока вновь по вилс  отсчет Ui (KsAt). Пусть из канала св зи в это врем  поступает сигнал y(ts). На выходе АЦП

4наблюдаем сумму двух сигналов gi (Ks At)+ + yi (K5 At).

Из первой области пам ти блока пам ти

5по адресу Ui (К At) выводитс  прежнее содержимое gi (K4 At). На выходе вычитател  7 будет сигнал, равный

Ni (K5 At) 91 (Ks tA) + yi(K5At )-gi (K4At) yi(KsAt)(3)

В первую область блока пам ти по адресу Ui (KAt) записываетс  gi (KsAt) + yi (Ks At). Так значение m (Ks At) sO, то данный сигнал, пройд  детектор 11, сумматор 8 приводит к срабатыванию в момент ts триггера 12, который принудительно обнул ет счетчик 13. Блокируетс  элемент И 15 и втора  область пам ти 5 на данном цикле работы будет только считывать информацию из  чейки пам ти с адресом Ui (К At).

В результате, при работе второй области пам ти на выходе вычитател  7 будет U (KsAt) gi (K5 At) + yi (Ks At) -gi (K4At) yi(K5At)(4)

Если на выходе входного 1 блока по вл ютс  в 6 цикле работы сигналы U2 (Кб At) или Us (Ke At), то процесс работы не будет отличатьс  от описанного выше.

Пусть на выходе входного блока 1 в 6 цикле работы вновь по вл етс  отсчет, равный Ui (KeAt), а в это врем  из канала св зи поступает сигнал у (te).

На выходе АЦП 4 будет сумма двух сигналов

gi(K6At)fy2(K6At).

При работе первой области пам ти блока пам ти 5 будет сигнал

Mi (Ke At) gi (Кб At) + yi (K6 At) - g 1 (К5 At) -у (Ks At) У2 (K6 At) - у 1 (К5Д t)

(5)

В этом случае значение Mi (Кб At) 0. Сле- довательнсцэлемент И 15 останетс  закрытым , а в первую область пам ти по адресу Ui (KAt) записываетс  значение gi (KeAt) + +У2 (Кб At). При работе второй области пам ти на выходе вычитател  7 будет иметь Li (Кб At) g 1 (KeA t) + У2 (Кб At) -g (K4At) y2(K6At)(6)

Справедливость формул (3-6) объ сн етс  по закону относительности, т.е.

gi (Ki At) «gi (К4 At) «gi (Ks At)

«gi(K6At)(7)

Аналогично протекают процессы на других циклах работы устройства. Значение L(Ki At) далее в ti+i момент времени записываетс  в буферный регистр 16. превращающее вторым 10 ЦАП в аналоговую величину и выдаютс  потребителю. Так значение Li (Ks At) yi (KsAt) записываетс  в буферный регистр 16 по сигналу с первого входа генератора с началом б цикла работы. Значение 1.2 (КеДт.) уа (Кб At) фиксируетс  в начале 7 цикла работы и т.д.

Таким образом, в одной полосе частот произведено разделение двух направлений передачи и адаптаци  к параметрам канала св зи.

Claims (1)

1. Формула изобретени  Устройство дл  разделени  направлений передачи и приема содержащее входной блок, последовательно соединенные первый цифроаналоговый преобразователь , аналого-цифровой преобразователь и блок пам ти, а также вычитатель, первый вход которого соединен с первым выходом аналого-цифрового преобразовател , сумматор , второй цифроаналоговый преобра0

   5

   0

   5

   0

   5

   0

   зователь, коммутатор и генератор, первый выход которого подключен к синхронизирующим входам входного блока, аналого-цифрового преобразовател  и блока пам ти, второй вход которого объединен с входом первого цифроаналогового преобразовател , отличающеес  тем, что, с целью повышени  помехоустойчивости, введены детектор, элемент запрета, первый и второй буферные регистры и последовательно соединенные триггер, счетчик, элемент И, второй вход которого объединен с управл ющим входом коммутатора и синхронизирующим входом первого буферного регистра и подключен к второму входу генератора , к первому выходу которого подключены первый вход коммутатора, синхронизирующий вход второго буферного регистра и первый входтриггера к второму входу которого подключен второй выход аналого-цифрового преобразовател , выход входного блока соединен с вторым входом блока пам ти, к третьему входу которого подключен выход коммутатора, второй вход которого соединен с выходом элемента И, первый вход которого объединен с первым входом элемента запрета, выход которого подключен к второму входу счетчика, а второй вход элемента запрета соединен с третьим выходом генератора, причем выход блока пам ти через первый буферный регистр подключен к второму входу вычитател , выход которого через второй буферный регистр подключен к входу второго цифроаналогового преобразовател  и через детектор подключен к первому входу сумматора, второй вход которого подключен к шине порогового напр жени , а выход сумматора соединен с третьим входом триггера.

   4

   i so

   -VJ

   (Л2

   Пч

   S -Э