SU1347190A1 - Преобразователь дельта-модулированного сигнала в импульсно-кодово-модулированный сигнал - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и электросв зи/ Его применение в системах преобразовани  и передачи информации позвол ет увеличить отношение сигнал/шум. Преобразователь содержит анализатор 7, счетчик 9, управл емый делитель 3, дискретизатор 11 и генератор 12 импульсов . Благодар  введению блоков 1,2 задержки, сумматора 4, дешифратора 5, вычислител  6, анализатора 8 и триггера 10 обеспечиваетс  формирование на выходе преобразовател  сигнала стандартной компандированной им- пульсно-кодовой модул ции. 1 з.п. ф-лы, 4 ил, 2 табл. i (Л со со / Фиг.1

Description

Изобретение относитс  к вычислительной технике и электросв зи и может быть использовано в системах преобразовани  и передачи информа- ции.

Цель изобретени  - увеличение отношени  сигнал/шум.

На фиг,1 изображена функциональна  схема преобразовател  дельта- модулированного (ДМ) сигнала в им- пульсно-кодово-модулированный (ИКМ) сигнал; на фиг.2 - функциональна  схема вычислител ; на фи:г.З - пример выполнени  второго анализатора; на фиг.4 - временные диаграммы работы преобразовател .

Преобразователь ДМ-сигнала в ИКМ-сигнал содержит первый и второй -блоки 1 и 2 задержки, управл емый делитель 3, сумматор 4, дешифратор 5 вычислитель 6, первый и второй анализаторы 7 и 8, счетчик 9, триггер 10, дискретизатор 1 и генератор 12 импульсов . На фиг.1 обозначены информа ционный вход 13, вход 1.4 синхронизации и выходы 15,

Первый блок 1 задержки обеспечивает задержку входного ДМ-сигнала на требуемое число тактов. Он может быть выполнен на регистре сдвига.

Второй блок 2 задержки служит дл  задержки сигналов, поступающих на его входы, на один такт и может представл ть собой параллельный регистр.

Управл емый делитель 3 может быть реализован на счетчике с измен емым коэффициентом пересчета.

Сумматор 4, выполненный на арифметико-логическом блоке, производит суммировани  сигналов A(t) и B(t) на его информационных входах с учетом знаков oi (t) и S(t)5 подаваемых на управл ющие входы. Сигнал суммы C(t) формируетс  на первых выходах сумматора 4, знак l(t этой суммы подаетс  на второй выход сумматора 4, а третий его выход служит дл  вьща- чи сигнала D(t) переполнени .

Дешифратор 5 функционирует в соответствии с табл,1 истинности.

Сигналы oL(t), S(t) i/f / (t) знаков в табл, соответствуют: О - знаку плюс, а 1 - знаку минус.

Вычислитель 6 вьтолнен ( фиг,21 на трех группах элементов И 16-18 и преобразователе 19 кода, обеспечивающем преобразование пр мого кода в

дополнительный. Такое выполнение вычислител  6 позвол ет при наличии сигнала F(t) на его первом управл ющем входе передавать входной сигнал C(t) на выходы без изменений. Если сигнал M(t) присутствует на втором управл ющем входе вычислител  6, то число C(t) делитс  на два. Если сигнал N(t) присутствует на третьем управл ющем входе вычислител  6, то пр мой код сигнала C(t) преобразуетс  в дополнительный и умножаетс  на два.

Первый анализатор 7 представл ет собой дешифратор, работа которого совместно с управл емьм делителем 4 определ етс  табл, 2 истинности.

Второй анализатор 8 предназначен дл  определени  абсолютного значени  шага квантовани  ДМ-еигнала, Его выполнение определ етс  алгоритмом адаптации, используемым в ДМ-кодере, с которого поступает ДМ-сигнал. На фиг.3 изображен пример выполнени  этого анализатора дл  случа  простого закона адаптации, когда анализ про- водитс  по двум смежным импульсам, 0 При этом второй анализатор выполнен на триггере 20, элементе ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ 21 (элементе равнозначности), элементе ИСКЛЮЧАЮЩЕЕ ИЛИ 22, реверсивном счетчике 23 и дешифраторе 24. 5 Дл  рассматриваемого случа  первый блок 1 задержки редуцируетс  до одного триггера, .

Дискретизатор 11 служит дл  вывода данных На выходы 15 с частотой, задаваемой генератором 12, и может быть выполнен на параллельном регистре .

Преобразователь ДМ-сигнала в ИКМ- сигнал работает следующим образом.

На вход 13 поступает ДМ-последова- тельность Y(t) (фиг,4а), на вход 14 - импульсы синхронизации ДМ-последова- тельности с частотой f (фиг,4б). В случае двух одинаковых символов в последовательности Y(t) по вл етс  сигнал логической единицы на выходе элемента 21,увеличивающий состо ние реверсивного счетчика 23 на единицу. В случае двух разных соседних симво- 5 лов в ДМ-последовательности Y(t) единица по витс  на выходе элемента 22, что означает уменьшение шага квантовани . По вление этого сигнала вызовет уменьшение состо ни  ре0

5

0

1

версивного счетчика 23 на единицу. Выходной сигнал реверсивного счетчика 23 подаетс  на дешифратор 2Д, ко- торьш в зависимости от числа, записанного в реверсивном счетчике 23, вьщает логическую единицу на одном из своих выходов. Из сказанного следует , что в приведенном примере после анализатора 1 дельта-последова- тельность шаг квантовани  при каждом по влении двух одинаковых соседних символов в ДМ-последовательности увеличитс  в два раза, а при смежных разных символах - уменьшаетс  в два раза. К тому же видно, что выходной цифровой сигнал E(t) анализатора 8  вл етс  отображением величины шага квантовани  в цифровом виде. Если выходной сигнал Y(t)  вл етс  ДМ-сигналом со слоговым компандирова нием, то анализатор 1 дельта-последовательности будет состо ть из элементов цепи обратной Св зи дельта- модул тора, выход которого подключен к входу аналого-цифрового преобразо- вател .

Так как в приведенном примере реализации анализатора 8 анализ величины шага квантовани  производитс  на прот жении двух тактов ДМ-сигналаэ то сигнал Y(t), характеризующий также знак шага квантовани  ДМ, должен быть задержан на один такт

ДМ-сигнала в блоке 1 задержки, Абсолютное значение и знак шага квантовани  в виде сигналов A(t) и oi (t) поступает на входы сумматора 4, Дл  того, чтобы учесть, в каком сегменте компандированного ИКМ-сйгнала произ- водитс  сложение 5 выходной сигнал анализатора 8 подан на управл емый делитель 3. На входы сумматора 4, . кроме значени  шага квантовани , так - же поступает информаци  о значении компандированного ИКМ-сигнала внутри сегмента используемой характеристики компрессии в предыдущем такте ДМ-сигнала (сигналы B(t)), а также знак входного сигнала в предьщущем такте ДМ-сигнала S{t) с блока 2 задержки. Дл  получени  значени  эквивалента входного сигнала в каждом такте ДМ- сигнала сумматор 4 должен сложить значение эквивалента величины вход- кого сигнала в предыдущем такте ДМ-сигнала со значением шага квантовани , учитьгоа  знаки «L (t) и S(t) обоих сигналов. Задачей сумматора 4

ig 15 0 5

о

5

о 5 0 g

90

 вл етс  определение значени  компандированного ИКМ-сигнала внутри любого сегмента. Поэтому выходной сигнал C{t) cy {мaтopa 4 имеет четыре разр да. Если сумма сигналов A(t) и B(t) превышает число 16, то выходной сигна,п п того разр да D(t) увеличивает состо ние реверсивного счетчика 9 номера сегмента на единицу (фиг.4г). Знак полученной суммы определ етс  сигналом rCt) (фиг.4д). Правильна  работа преобразовате- л  при различных комбинаци х абсолютных величин и знаков суммируемых сигналов определ етс  дешифратором 5. Выходные сигналы дешифратора 5 означают выполнение следующих операций: F(t) - трансл ци  сигналов C(t) через вычислитель без изменений (фиг.4 е), M(t) - деление числа C(t) на два (фиг.4ж), N(t) - умножение числа C(t) на два (фиг.4з), G(t) - вычитание единицы из числа, записанного в реверсивном счетчике 9 (фиг,4и), Z1 (t) - изменение знака сегмента на положительный, а Z2(t) - на отрицательньй.

Реверсивный счетчик 9 определ ет номер сегмента, в котором находитс  входной сигнал. Три его разр да R1(t).,.R3(t) поступают на входы дискретизатора I1 и входы анализатора 7 (фиг,4 к-л)5 выходной сигнал которого поступает на входы управлени  управл емого делител  3 и входы дешифратора 5 в виде сигналов K(t) и L(t), Сигнал K(t) указывает на наличие всех нулей на выходах анализатора 7у а. сигнал L(t) означает по вление единицы в младшем разр де при нул х в других разр дах. Оба сигнала K(t) и L(t) указывают на наличие входного сигнала в первом сегменте.

Сигналь W(t) с выходов вычислител  поступают на второй блок 2 задержки и на дискретизатор 11 (фиг.4 м-п).

Рассмотрим случай, когда на вход 13 поступает ДМ-сигнал, соответствующий положительному входному аналоговому сигналу. Так как сумма чисел A(t) и B(t) не превысила 15 (в двоичном коде 1111) , результат суммирова ни  C(t) в неизменном виде подаетс  как на выходы дешифратора 11, так и на вход блока 2 задержки (перва  строка табл,1). Знак (t) сигнала при этом будет положительным, а на выходах счетчика 9 будут нули. Как

только чисел A(t) и B(t) превысила 15, в п том разр де сумматора 4 по вл етс  единица, увеличивающа  состо ние счетчика 9 на единицу. Если сигнал при этом находитс  в первом сегменте (строка 2 табл.1), то C(t) в неизменном виде транслируетс  через вычислитель 6, Случай перехода в следующий сегмент описываетс  строкой 3 табл.1. Например , если сигнал B(t) имеет вид nil, R(t) имеет вид 00 , а сигналы A(t) - 1000 и (t) 0, то в результате суммировани  получитс  сигнал C(t) в виде 0111 и D(t) 1. Это. увеличит состо ние счетчика 9 на единицу. Однако так как в результате сложени  изменилс  номер сег- мента, и зна ,, что в следующем сег- менте шаг квантовани  должен быть в два раза больше, то число C(t) в данном случае следует делить на два что осуществл етс  вычислителем 6. Указанные случаи дл  отрицательных входньпс сигналов описаны в строках 4-6 табл.1.

Если при положительном входном сигнале на входе сумматора 4 имеет место Отрицательный шаг квантова- ни  (ti(t) 1), то работа преобразовател  осуществл етс  согласно алгоритму, описанному в строках 7- 9 табл.1. Например, если сигналы C(t) имеют вид ООП, R(t) - 010 и A(t) - 0100, то по вл етс  сигнал /(t) 1. В результате этого дешифртор 5 выдает сигнал N(t) 1, что вызьшает переход на дополнительный код и умножение на два значени  сигнала C(t), причем сигнал G(it) означает вычитание единицы из числа , записанного в реверсивном счетчике 9. Проделанные операции означают переход на один-сегмент ниже и определение значени  сигнала в этом сегменте с учетом того, что шаг квантовани  в нижнем сегменте будет два раза меньше, чем в предыдущем сегменте.

Строки 13 и 14 табл.1 описывают случаи перехода через ноль входного аналогового сигнала, а именно, строка 13 - от положительного значени  отрицательному, а строка 14 - наоборот . Соответствующие сигналы Z1(t) и Z2(t) измен ют состо ние триггер 10, выходной сигнал которого посту90 . 6

пает на блок 2 задержки и дискрети- затор 11.

Генератор 12 импульсов вырабатывает тактовые импульсы с частотой дискретизации ИКМ 8 кГц, и в результате дискретизатором 11 считьгааютс  сигналы R(t), указывающие на номер сегмента, сигналы WCt), описьшающие уровень сигнала внутри сегмента, и сигнал S(t), указывающий знак ИКМ-сигнала, что вместе вз тое формирует выходной сигнал 3(t) на выходах 15,

Таким образом, за счет применени  адаптивной дельта-модул ции вместо линейной достигнуто увеличение отношени  сигнал/шум в заданном динамическом диапазоне. К тому же на выходе устройства формируетс  сигнал стандартной компандированной ИКМ.

Claims (2)

1.Преобразователь дельта-модули- рованного сигнала в импульсно-кодо во-модулированный сигнал, содержащий счетчик, выходы которого подключены к соответствующим первым входам диск ретизатора и входам первого анализатра , первые выходы которого соединены с управл ющими входами управл емого делител , генератор импульсов, выход которого соединен с вторым входом дискретизатора, выходы которого  вл ютс  выходами преобразовател , отличающийс  тем, что, с целью увеличени  отношени  сигнал/ /шум, в преобразователь введены блоки задержки, сумматор, дешифратор, вычислитель, триггер и второй анализатор , выходы которого соединены с информационными входами управл емого делител , выходы которого соединены с соответствующими первыми информационными входами сумматора, выход первого блока задержки подключен к первому управл ющему входу сумматора и первому входу дешифратора , первые выходы сумматора соединены с информационными входами вычислител , выходы которого подключены к соответствующим третьим входам дискретизатора и первым информационным входам второго блока задержки, первые и второй выходы которого соединены соответственно с вторыми информационными входами сумматора, с вторым входом дешифратора и вто/1

рым управл ющим входом сумматора, второй выход которого соединен с третьим входом дешифратора, третий

выход сумматора подключен к первому

управл ющему входу сче,тчика-и четветому входу дешифратора, первый, второй и третий выходы которого соединны с соответствующими управл ющими входами вычислител , четвертый выход дешифратора подключен к второму управл ющему входу счетчика, второй и третий выходы первого анализатора соединены соответственно с п тым и шестым входами дешифратора, п тый и шестой выходы которого соединены соответственно с первым и втрым установочными входами триггера, выход которого подключен к четвертому входу дискретизатора и второму информационному входу второго блока задержки, информационные входы второго анализатора и первого блока задержки объединены и  вл ютс  информационным входом преобразовател , входы синхронизации второго анализатора , первого и второго блоков задержки , счетчика и триггера объеди

8

иены и  вл ютс  входом синхронизаци преобразовател .

2. Преобразователь по п.1, отличающийс  тем, что вычислитель вьшолнен на первой, второй и третьей группах элементов И и преобразователе кода, выходы которого соединены с первыми входами соответствующих элементов И третьей группы, входы преобразовател  кода объединены с первыми входами соответствующих элементов И первой группы и первыми входами предшествующих элементов И второй группы и  вл ютс  соответствующими информационньми входами вычислител , вторые входы элементов И каждой группы соответственно объединены и  вл ютс  первым, вторым и третьим управл ющими входами вычислител , выходы элементов И первой группы объединены с выходами соответств ующих элементов И второй группы и выходами предшествующих элементов И третьей группы и  вл ютс  соответствующими выходами вычислител .

Таблица I

Таблица 2