SU1533006A1 - Преобразователь дельта-модулированного сигнала в импульсно-кодово-модулированный сигнал - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и технике св зи. Его использование в системах передачи сигналов дл  стыковки каналов ДИ и ИКМ позвол ет повысить точность преобразовани  за счет расширени  динамического диапазона преобразуемых сигналов. Преобразователь содержит блоки 1, 2 задержки, управл емый делитель 3, сумматор 4, дешифратор 5, анализаторы 7, 8 сигнала, счетчик 9 импульсов, триггер 10, дискретизатор 11, генератор 12 импульсов и блок 16 преобразовани  кодов. Благодар  введению дешифратора 6, элемента 13 сравнени , блока 14 ключей и элемента ИЛИ 15 выбор нужного сегмента характеристики компрессии осуществл етс  точнее и быстрее. 1 з.п.ф-лы, 3 ил., 4 табл.

Description

II

г«)

сп

со

ОЭ

оэ

31

Изобретение относитс  к вычислительной технике и технике св зи и может быть использовано в системах пердачи сигналов дл  стыковки каналов с дельта-модул цией (ДН) с каналами импульсно-кодовой модул цией (ИКМ).

Цель изобретени  - повышение точности преобразовани  за счет расширени  динамического диапазона преобраз емых сигналов.

На фиг.1 приведена блок-схема преобразовател  j на фиг.2 и 3 - примеры выполнени  соответственно блока преобразовани  кодов и счетчика импульсов .

Преобразователь ДМ сигнала в ИКМ сигнал содержит первый и второй блоки 1 и 2 задержки, управл емый делитель 3, сумматор 4, первый и второ дешифраторы 5 и 6, первый и второй анализаторы 7 и 8 сигнала, счетчик 9 импульсов, триггер 10, дискретиэатор 11, генератор 12 импульсов, элемент 1 сравнени , блок 14 ключей, элемент 1ШИ 15 и блок 16 преобразовани  кодов . Па фиг.1 обозначены информационный вход 17, вход 18 синхронизации и выходы 19.

Первый блок 1 задержки обеспечивает задержку входного ДМ сигнала на требуемое число тактов. Он может быт выполнен на регистре сдвига. Второй блок 2 задержки служит дл  задержки сигналов, поступающих на его входы, на один такт и может представл ть собой параллельный регистр. Управл емы делитель 3 может быть реализован на счетчике с измен емым коэффициентом пересчета.

Сумматор 4, выполненный на арифметико-логическом блоке, производит суммирование сигналов А(с) и B(t) на его информационных входах с учетом знаков o((t) и S(t), подаваемых на управл ющие входы. Сигнал суммы C(t) формируетс  на первых выходах сумматора 4. Знак -j-Ct) этой суммы подаетс  на второй выход сумматора 4 а третие его выходы служат дл  выдачи сигналов D(t) переполнени .которые характеризуют переход входного сигнала на один, два или три сегмента выше.

Первый дешифратор 5 функционирует в соответствии с табл.1. В сигналах e((t) , S(t) и y(t) О соответствует знаку +, а 1 - знаку -. Сиг5

0

0

5

0

5

0

нал Н(г) соответствует случав, когда число A(t) больше числс СКО

Блок 16 преобразовани  кодов содержит (фиг.2) преобразователь 20 пр мого кода в дополнительный и группы 21-27 элементов И. На фиг.2 обозначены первые и вторые информационные входы 28 и 29, первый, вторые и третьи управл ющие входы 30-32 и выходы 33. Такое выполнение блока 16 позвол ет при наличии сигнала F(t) на его первом управл ющем входе 30 передавать входной сигнал C(t) на выходе 33 без изменений. Если на вторых управл ющих входах 31 блока 16 присутствует один из сигналов Ml(t), M2(tJ или M3(t), то число, получаемое при объединении сигналов Q2(t), Ql(t), Q0(t), C3(t), C2(t), Cl(t), C0(t), делитс  соответственно на 2,4 и 8. Если на третьих управл ющих входах 32 блока 16 присутствует один из сигналов Nl(t), N2(t) или N3(t), то пр мой код сигнала преобразуетс  в дополнительный и умножаетс  на два в случае присутстви  на входе 32 блока 16 сигнала N(t), на четыре - в случае присутстви  сигнала N2(t) и на восемь - при наличии сигнала N3(t).

Второй дешифратор 6 работает согласно табл.2.

Первый анализатор 7 сигнала предназначен дл  определени  абсолютного значени  шага квантовани  ДН сигнала . Его выполнение определ етс  алгоритмом адаптации входного ДМ сигнала . Второй анализатор 8 сигнала представл ет собой дешифратор, работа которого совместно с управл емым делителем 3 и блоком 16 определ етс  табл.3 истинности.

Счетчик 9 импульсов предназначен дл  определени  и хранени  номера сегмента, в котором находитс  входной сигнал. Возможный вариант реализации счетчика 9 показан на фиг.З. Счетчик 9 содержит элемент ИЛИ 34 и 35, арифметико-логический блок 36 и буферный регистр 37. С учетом того , что число, записанное в счетчике 9, за один интервал дискретизации может изменитьс  на один, два и три, то на его первые управл ющие входы поступают сигнал fO(t) и cPl(t), увеличивающие состо ние счетчика 9, а на вторые управл ющие входы - сигналы

G0(t) и Gl(r), уменьшающие его состо ние . Входные сигналы f(t) и G(O объедин ютс  neMt нтами ИЛИ ЗА и подаютс  на первый и второй информационные входы арифметико-логического блока 36, где прибавл ютс  или вычитаютс  из числа, записанного в буферном регистре 37, выходы которого подсоединены к третьим информационным входам арифметико-логического блока 36. Элемент ИЛИ 35 вы вл ет сигнал суммировани  из сигнала J(t), который указывает на увеличение номера сегмента. Тактовый вход счетчика 9 подсоединен к входу синхронизации буферного регистра 37.

Дискретизатор 11 служит дл  вывода данных из преобразовател  с частотой , задаваемой генератором 12, и может быть выполнен на параллельном регистре.

Элемент 13 сравнени  служит дл  определени : будет ли трехзначное число A4(t)..,A6(t) больше трехзначного числа Q4(tJ..,Q6(t).

Преобразователь ДМ сигнала в ИКМ сигнал работает следующим образом.

Входной ДН сигнал Y(U поступает на вход 17 преобразовател . Первый анализатор 7 определ ет значение шага квантовани  ДН, т.е. величину изменени  входного сигнала на прот жении одного интервала дискретизации ДМ. Максимальный шаг квантовании ДМ может превышать минимальный шаг квантовани  до 80-90 раз, а это означает,что максимальный шаг квантовани  будет описыватьс  семиразр дным числом E(t) в линейном коде. Зна , что первый сегмент стандартного ИКМ сигнала, компандированного по А-закону, соответствует 32 шагам квантовани  в линейном коде, первые два сегмента - 64 шагам, а первые три сегмента - 128 шагам квантовани  и т.д., и зна  что шагом квантовани  E(t) в принципе может быть любое число от 1 до . примерно 90, следует, что за один интервал дискретизации ДМ восстановленный преобразовалем сигнал может осуществл ть следующие переходы между сегментами (табл.4).

Следует отметить, что возможны также противоположные переходы тем переходам , которые описаны в табл.4. Случаи 1-5 справедливы также дл  отрицательных сигналов, а случаи 6-11, характеритуюцие переход через нуль,

0

5

0

5

возможные также при противоположных знаках номеров сегментов.

Абсолютное значение и знак шага квантовани  в виде сигналов A(t) и o(t) поступает на входы сумматора 4. Дл  того, чтобы учесть, в каком сегменте компандированного ИКМ сигнала производитс  сложение, выходной сигнал анализатора 8 подан на управ- а емый делитель 3. На входы сумматора 4.кроме значени  шага квантовани  также поступают информаци  о значении компандированного ИШ сигнала внутри сегмента в предыдущем интервале дискретизации ДМ сигнала (сигналы В(с)), а также знак входного сигнала в предыдущем интервале дискретизации ДМ сигнала S(t) с блока 2 задержки .

Дл  получени  значени  эквивалента входного сигнала в каждом такте ДМ сигнала сумматор 4 должен сложить значение эквивалента величин входного сигнала в предыдущем такте ДМ сигнала со значением шага квантовани ,учитыва  знаки o((t) и S(t) обоих сигналов. Задачей сумматора 4  вл етс  определение значени  компандированного ИКМ сигнала внутри любого сегмента . Поэтому выходной сигнал C(t) сумматора 4 имеет четыре разр да.Если сумма сигналов A(t) и В(г) превышает число 16, то выходные сигналы п того D1(t), шестого D2(t) и седьмого D3(t) разр дов увеличивают состо ние счетчика 9 номера сегмента соответственно на единицу, два или три. Переход от трехразр дного числа D(t) к двухразр дному cf(t) производитс  вторым дешифратором 6. Знак полученной суммы определ етс  сигналом f(t). При отрицательном результате также могут по витьс  сигналы переполнени  C3(t) - старший разр д сигнала суммы, наличие которого означает переход через один сегмент вниз, а также сигнал Dl(t) .означающий переход через два сегмента вниз.

Правильна  работа преобразовател  при различных комбинаци х абсолютных величин и знаков суммируемых сигналов определ етс  первым дешифратором 5. Выходные сигналы дешифратора 5 означают выполнение следующих операций: F(t )- трансл ци  сигналов C(t) через блок 16 без изменений M1(t), M2(t), M3(t) - деление семи0

0

5

0

i

разр дного числа, образованного нз сигналов Q2(t), Ql(t), Q0(t), C3(t) C2(i), Cl(t), C0(t) соответственно на два, четыре и восемь N1(t), N2(t), N3(t) - умножение числа C(t) соответственно на два, четыре и восемь , G0(t) и G(t) - вычитаемое число из числа, записанного в счетчике 9 Z1(t) - изменение знака сегмента на положительный , Z2(t) - на отрицательный.

Счетчик 9 определ ет номер сегмента , в котором находитс  входной сигнал . Три его разр да R1(t)..,R3(t) поступают на пходы дискретизатора 11 входы второго анализатора 8 и п тые входы первого дешифратора 5. Сигналы младших разр дов Q0(t)...Q2(t) поступают на вторые информационные входы 29 блока 16, а три старших разр да Q4(t)..,Q6(t) подаютс  на элемент 13 сравнени , где определ етс  больше ли число на 1орых входах A4(t) . . .A6(t) , чем чис.т.о Q4(t)... Q6(t) на первых входах. В случае, если А(О Q(t), на шестой вход дешифратора 5 поступает сигнал H(t)1.

Сигналы W(t) с выходов 33 блока 16 поступают на второй блок 2 задержки и на дискретизатор 11. Так как в случае отрицательной суммы C(t) так- как при положительной сумме, може ,

жет по витьс  сигнал Dl(t)1, дл  того , чтобы избежать одновременного по влени  сигналов суммировани  cT(t) и вычитани  C,(t) , в устройство введе блок 14 ключей, управл емый сигналом элемента ИЛИ 15, который по вл етс  в томслучае, когдаN1 (t)N2(t) N3(t)/ 0.

Рассмотрим случай, когда входной сигнал Y(t) соответствует положительному входному аналоговому сигналу . В случае, если сумма чисел A(t) и B(t) не превышает 15 (в двоичном коде 1111), что соответствует случаю 1 в табл.4 и первой строке в табл.1, результат суммировани  C(t) в неизменном виде подаетс  как на входы дискретизатора 11, так и на вход блока 2 задержки. Знак у С с) сигнала при этом будет положительным , а на выходах счетчика 9 нули. Запись сигналов ex (t), (t) и S(t) в табл.1. означает, что остальные значени  сигналов в строке не измен ютс , если, например, вместо комбинации значений сигналов o((t)1,

10

15

20

330068

j. (t) 1 , S( t) 1  ти сиги п 1 о /т равны нулю (1-7 и т 1)

Как только сумма чисел A(t) и B(t) превышает 15, в п том разр де сумматора 4 по вл етс  единица (Dl(t)l), что увеличивает состо ние счетчика 9 на единицу (строка 3 в табл.1).Если при этом сигнал находитс  в первой части первого сегмента (R(t)000), то C(t) в неизменном виде транслируетс  через блок 16 (строка .1). Случай перехода сигнала из первого сегмента во второй описываетс  примером . Если сигнал B(t) имеет вид 1111, R(t) имеет вид 001, а сигналы A(t)- 1000 и c/(t) 0, то в результате суммировани  получаетс  сигнал C(t) в виде 0111 и Dl(t)1. Это увеличивает состо ние счетчика 9 на единицу. Однако , так как в результате сложени  измен етс  номер сегмента, и зна ,что в следующем сегменте шаг квантовани  должен быть в два раза больше, то 25 число, образуемое сигналами Q0(t), C3(t), C2(t), C1(t), C0(t) в данЯом случае следует делить на два, что осуществл етс  блоком 16.

В отличие от прототипа, в данном преобразователе возможны переходы не только в сегмент с большим номером (положительный и отрицательный), но и переходы, описанные в строках 3-5 (табл.4), чему соответствуют строки 5-7 (табл.1). Рассмотрим случай перехода сигнала от первого к третьему сегменту, описанному в 5 строке (табл.1). Например, если сигнал B(t) соответствует числу 1111, R(rJ имеет вид 001, а сигналы АС г) - 100110 и 0(4 г) 0, то в результате суммировани  получаетс  сигнал в виде 0101, a D1 (t) 1 и П2( .

Таким образом, сигнал П(О имеет

30

35

40

вид 011 и согласно табл.2 истинности дешифратора 6 на его выходах будет сигнал J4t) в виде 10, что увеличивает на два номер сегмента, записанный в счетчике 9. Зна , что шаг квантовани  в третьем сегменте в четыре раза больше, чем в первом, число, образуемое сигналами Q1(t), QO(L), C3(t), C2(t), C1(t), C0(t), делитс  на четыре блоком 16, в результате чего получаетс  сигнал W(r) в виде 0001. При этом номер сегмента R(O 011. Указанна  операци  эквипапентна суммированию чисел C(t) 31 и E((t) 38 в линейном коде.

Случаи, когда при положительном входном сигнале на входе сумматора 4 подаетс  отрицательный шаг квантовани  или наоборот, а знак сигнала после вычитани  не мен етс  (сигнал не проходил через нуль), приведены в строках 8-1J (табл. 1). Например, если сигнал C(t) имеет вид 0011, R(t) 010, a A(t) 0 0100 (переход от второго сегмента в первьм - строка 10, табл. 1), то по вл етс  сигнал y(t) 1, означающий переход сигнала на один сегмент ниже. В результате этого дешифратор 5 выдает сигнал N1(t) 1, что вызывает переход на дополнительный код и умножение на два значени  сигнала C(t), Причем сигнал G(t) в виде О 1 означает вычитание единицы из числа, записанного в счетчике 9. Проделанные операции означают переход на один сегмент ниже и определение значени  сигнала в этом сегменте с учетом того, что шаг квантовани  в нижнем сегменте в два раза меньше, чем в предыдущем сегменте.

Строки 11-13 (табл. 1) означают противоположные переходы случа м, описанным в строках 3-5 (табл. 4), Например, случай перехода от числа 70 к 48 в линейном коде (переход от третьего сегмента в первый), соответствует строке 11 в табл. 1. В таком случае сигнал B(t) соответствует числу 0001, R(t) имеет вид 011, а сигналы E(t) 0110000, A(t) 1100, o((t) 1, и в результате суммировани  по вл ютс  сигналы y(t) и C3(t) 1, которые поступают на входы сумматора 4 и наличие которых означает переход на два сегмента ниже . В результате этого дешифратор 5 выдает сигнал N2(t) 1, что вызывает переход на дополнительный код и умножение на четыре значени  сигнала C(t), а сигнал G(t) в виде 10 уменьшает состо ние счетчика 9 от трех к одному.

В результате провод тс  операции, означающие переход на два сегмента ниже, и учитываетс  обсто тельство, что шаг квантовани  в (1-2)-м сег- (менте в четыре раза меньше, чем в i-м сегменте. Следует отметить, что при наличии сигнала N(t) блоь 14 ключей не пропускает сигналы D(t) дл  предотвращени  одновременного попадани  сигналов J4t) и G(t) на входы счетчика 9. Такое может случитьс  только тогда, когда имеет место пе

5

0

5

0

5

0

5

реход от четвертого сегмента в п (строка 13, табл. 1), когда по вл ег с  сигнал D1(t) 1.

Строки 6-11 (табл. 4)описывают случаи перехода через нуль входного аналогового сигнала и они соответствуют строкам 14-19 (табл. 1) истинности дешифратора 5. Существенным признаком данных случаев  вл етс  наличие сигнала H(t) 1,означающего, что сигнал приращени  A(t) больше числа, образуемого сигналами Q(t). Так как сигнал Q(t) содержит только информацию о старшем разр де цифрового эквивалента входного сигнала (табл. 3), то дл  того, чтобы определить , больше ли цифра, отображенна  сигналом A(t), чем цифра, отображенна  сигналом Q(t) вне сегмента (так как имеет место переход через границы сегмента), достаточно сравнить элементом 13 сравнени  три старших разр да сигналов A4(t)-A6(t) и Q4(t)-Q6(t). Это позвол ет отличить случаи, описанные в строках 9-13 в табл. 1 (вычитание при положительном сигнале и суммирование при отрицательном сигнале без перехода через нуль) от случаев перехода через нупь, описанных в строках 14-19 (табл. 1)5 и дает возможность учесть комбинации номеров сегментов, между которыми мен етс  значение сигнала, с тем, чтобы правильно определить сигналы изменени  знака Z1(t) (от положительного сигнала к отрицательному) и Z2(t) (обратно), а также сигналы M(t) и N(t), управл ющие операци ми делени  и перемножени  сигналов блоком 16. Соответствующие сигналы Z1(t) и Z2(t) измен ют состо ние триггера 10, выходной сигнал которого поступает на блок 2 задержки и дискретизатор 11.

Генератор 12 импульсов вырабатывь- ет тактовые импульсы с частотой дискретизации ИКМ. В результате дискре- тизатором 11 считываютс  сигналы R(t), указывающие на номер сегмента, сигналы W(t), описывающие уровень сигнала внутри сегмента,, и сигнал S(t), указывающий знак ИКМ сигнала, что формирует выходной сигнал I(t).

Таким образом, расширен динамический диапазон передаваемых сигналов при обеспечении заданного отношени  сигнал-шум восстановленного сигнала.

Claims (2)

1. Преобразователь дельта-модули- рованного сигнала в импульсно-кодово модулированный сигнал, содержащий первый анализатор, вход которого объединен с информационным входом первого блока задержки и  вл етс  информационным входом преобразовател , выходы первого анализатора сигнала соединены с информационными входами управл емого делител , выходы которого подключены к первым информационным входам сумматора, выход первого блока задержки соединен с первым управл ющим входом сумматора и первым входом первого дешифратора, первый, вторые, третьи, четвертый, п тый и шестые выходы которого подключены соответственно к первому, вторым и третьим управл ющим входам блока преобразовани  кодов, первому и второму установочным ьходам триггера и первым управл ющим входам счетчика импульсов, выходы которого соединены с входами второго анализатора сигнала и первыми входами дискретизатора, генератор импульсов, выход которого подключен к второму входу дискрети- затора, первые выходы сумматора соединены с первыми информационными входами блока преобразовани  кодов, выходы которого подключены к третьим входам дискретизатора и первым информационным входам второго блока задержки , тактовый вход которого объединен с тактовыми входами первого блока задержки, первого анализатора сигнала, счетчика импульсов и триггера и  вл етс  входом синхронизации преобразовател , первые выходы второго анализатора сигнала соединены с управл ющими входами управл емого делител , первый выход второго блока задержки подключен к второму входу первого дешифратора и второму управл ющему входу сумматора, вторые выходы второго блока задержки соединены с вторыми информационными входами сумматора, второй и третьи выходы которого подключены соответственно к третьему и четвертым входам первого дешифратора, выход триггера подключен к второму информационному входу второго блока задержки и четвертому входу дискретизатора, выходы которого  вл ютс  выходами преобразовател , отличающийс  тем, что, с целью повышени  точности

5

преобразовани  за счет расширени  динамического диапазона преобразуемых сигналов, в преобразователь введены второй дешифратор, элемент ИЛИ,

блок ключей и элемент сравнени , первые входы которого подключены к выходам управл емого делител , п тые входы первого дешифратора подключены к выходам счетчика импульсов, информационные входы блока ключей и входы элемента ИЛИ подключены к третьим выходам соответственно сумматора и первого дешифратора, выход элемента ИЛИ соединен с управл ющим входом блока ключей, выходы которого подключены к входам второго дешифратора, выходы которого соединены с вторыми управл ющими входами счетчика импульсов , вторые выходы второго анализатора сигнала подключены к вторым информационным входам-блока преобразовани  кодов и вторым входам элемента сравнени , выход которого соединен с

5 шестым входом первого дешифратора, седьмой вход которого подключен к старшему разр ду первых выходов сумматора .

2. Преобразователь по п. 1, отличающийс  тем, что блок преобразовани  кодов содержит преобразователь пр мого кода в дополнительный , первую - n-ю группы (п - разр дность первых информационных входов блока) по п элементов И и

5 (п+1)-ю - (2 п-1)-ю группы соответственно по (п-1)-1 элементов И, первые входы (i-j+1)x элементов И (i 1,n, j 1,n) j-x групп объединены с i-м входом преобразовател 

0 пр мого кода в дополнительный и  вл ютс  (1-1)-м разр дом первых информационных входов блока, первые входы (i-j+n+1)-x элементов И j-x групп объединены и  вл ютс  (1-1)-м разр 5 дом вторых информационных входов

блока, вторые входы первых элементов И первой - п-и групп объединены и  вл ютс  первым управл ющим входом блока, вторые входы k-x элементов И

0 (k 2, п) первой - n-й групп соответственно объединены и  вл ютс  первым - (п-1)-м разр дами вторых управл ющих входов блока, первые входы всех элементов И 1-й группы (1

5   п+1, 2 п-1) объединены и  вл ютс  (1-п)-м разр дом третьих управл ющих входов блока, m-й выход преобразовател  пр мого кода в дополнительный (т 1 , п-1) соединен ,- вторыми вхо0

13

14

1533006

дамн m-x элементов И (п+1)-й-с выходами (j+n-l)-x элементов И

(2 п-1)-й групп, выходы всех элемен-(1 п+1, 2 п-1) 1-х групп и  вл ютс 

тов И j-й группы (,n) объединены(j-l)-M разр дом выходов блока.

Т«в ии«

14

Таблица 4

1533006

928

Wt) Qify doty од aOTcw cofr)

Фиг.г