SU319095A1 - Устройство дискретного фазирования двоичныхсигналов - Google Patents
Устройство дискретного фазирования двоичныхсигналовInfo
- Publication number
- SU319095A1 SU319095A1 SU1403156A SU1403156A SU319095A1 SU 319095 A1 SU319095 A1 SU 319095A1 SU 1403156 A SU1403156 A SU 1403156A SU 1403156 A SU1403156 A SU 1403156A SU 319095 A1 SU319095 A1 SU 319095A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- divider
- input
- phasing
- binary signals
- state
- Prior art date
Links
- 230000000875 corresponding Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000001360 synchronised Effects 0.000 description 1
Description
Изобретение может быть использовано в системах синхронного фазировани телеграфной техники и технике передачи данных.
Известны устройства дискретного фазировани двоичных сигналов, содержащие генератор с управл емым делителем, дешифратор и преобразователь кода, в котором изменение фазы производитс путем добавлени или вычитани импульсов на входе управл емого делител в зависимости от величины и знака фазового рассогласовани .
Однако известные устройства обладают невысокой скоростью фазировани .
С целью ускорени фазировани в предлагаемом устройстве выходы преобразовател подключены к соответствующим разр дам управл емого делител , а ко входу преобразовател подключен выход дешифратора, каждый вход которого подключен к разр дам управл емого делител .
На фиг. 1 дана блок-схема предлагаемого устройства дискретного фазировани двоичных сигналов; на фиг. 2 -диаграмма, по сн юща работу устройства.
Устройство содержит генератор / с управл емым делителем 2, дешифратор 3 и преобразователь кода 4, выходы которого подключены к соответствующим разр дам управл емого делител 2, используемого как двоичный счетчик. Ко входу преобразовател кода
4 подключен выход дешифратора 3, каждый вход которого подключен к разр дам управл емого делител 2, с выхода последнего снимаютс управл ющие импульсы.
Состо ни О ... 000, О ... 001, изображенные на фиг. 2, принимаютс управл емым делителем 2 при поступлении на его вход Л импульсов , где N - коэффициент делени делител 2. Стрелками обозначены состо ни , в
0 которые переходит делитель 2 под действием сигналов, характеризующих величину и знак фазового рассогласовани , из состо ни 1 ... 000, соответствующего поступлению на вход делител импульсов, число которых рав5 но половине коэффициента делени N/2.
С генератора / сери импульсов поступает на управл емый делитель 2 с коэффициентом делени Л. При отсутствии фазового рассогласовани с момента выдачи одного управл ющего импульса до другого делитель 2 принимает Л различных состо ний. Дешифратор 3 определ ет состо ние 1 ... 000, соответствующее поступлению в делитель 1/2 N имс .
пульсов и выдает в преобразователь 4 сигнал, вл ющийс разрешающим на преобразование входных сигналов, характеризующих величину и знак рассогласовани фазы, в сигналы , с помощью которых производитс устазнаку и величине рассогласовани фазы, в результате происходит изменение состо ни
1... 000 в состо ние, учитывающее величину и знак рассогласовани фазы. При оиережении управл ющих импульсов по фазе делитель устанавливаетс в состо ние, предшествующее 1 ... 000, а при отставании - в состо ние , последующее состо нию 1 ... 000.
При отсутствии рассогласовани по фазе никакого преобразовани состо ни делител
2не происходит, и фаза управл ющих импульсов не измен етс .
Предмет изобретени
Устройство дискретного фазировани двоичных сигналов, содержащее генератор с управл емым делителем, дешифратор и преобразователь кода, отличающеес тем, что, с целью ускорени фазировани , выходы преобразовател подключены к соответствующим разр дам управл емого делител , а ко входу преобразовател подключен выход дещифратора , каждый вход которого подключен к разр дам управл емого делител .
S
S U
Q О CD сЬ
/23
I
gas
, Ci
fff
4/ N- N-2 N-2 /V-; Л
Фиг. 2
Publications (1)
Publication Number | Publication Date |
---|---|
SU319095A1 true SU319095A1 (ru) |
Family
ID=
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3523291A (en) | Data transmission system | |
US5247469A (en) | Digital frequency synthesizer and method with vernier interpolation | |
US4008373A (en) | Digital differential phase shift keyed modulator | |
SU319095A1 (ru) | Устройство дискретного фазирования двоичныхсигналов | |
EP0006468B1 (en) | Parallel to series data converters | |
US2916553A (en) | High speed delta modulation encoder | |
US4584693A (en) | QPSK system with one cycle per Baud period | |
US3883727A (en) | Multilevel digital filter | |
JPH04244988A (ja) | デジタルチヤープ発生装置 | |
SU1347190A1 (ru) | Преобразователь дельта-модулированного сигнала в импульсно-кодово-модулированный сигнал | |
SU1727200A1 (ru) | Устройство дл преобразовани последовательного кода в параллельный | |
SU1181155A1 (ru) | Преобразователь последовательного кода в параллельный | |
Roth | Special filters based on Walsh functions | |
SU1100577A1 (ru) | Преобразователь фаза-код | |
SU1241479A1 (ru) | Устройство дл дельта-модул ции | |
SU1338093A1 (ru) | Устройство слежени за задержкой кодовой последовательности | |
SU1338092A2 (ru) | Устройство фазировани импульсов | |
SU1587638A1 (ru) | Кодирующее устройство | |
SU1538170A1 (ru) | Генератор базисных функций Аристова | |
RU1809534C (ru) | Устройство дл исправлени ошибок в волоконно-оптических системах передачи информации | |
SU1474853A1 (ru) | Устройство преобразовани параллельного кода в последовательный | |
SU1049897A1 (ru) | Преобразователь двоичного кода в унитарный код | |
SU1718183A1 (ru) | Цифровой регул тор | |
SU1589398A1 (ru) | Импульсно-кодова передающа система | |
RU1785023C (ru) | Устройство дл передачи сообщений |