SU1049897A1 - Преобразователь двоичного кода в унитарный код - Google Patents

Abstract

ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОЮ КОДА В УНИТАРНЫЙ КОД, содержаший регистр входного числа, тактовый вход которого соединен с тактовым входом преобразовател , эпемент эацрета и бпок синхронизации, тактовый вход ко« торого соединен с тактовым входс щ о разоватеп , отличающийс  тем, что, с цепью упрощени  преобразоватегш , он содержит дополнительный регистр , триггер, сумматор, элемент ИЛИ, первый и второй элементы И, элемент 2И-2ИЛИ, первый и второй пр мые вхошл которого соединены соответственно с выходе регистра входного числа и и формационным входом преобразовател , вход сброса которого соединен с входом сброса блока синхроншаиии и первыми входами первого и второго элементов И, выходы которых соедкнеш с управл к щими входами регистра входного числа и дополнительного регистра соответственно , Вторые входы первого и второго элементов И соединены соответственно с вы)юдом элемента 2И-2ИЛИ и выходом суммы сумматора, выход переноса которого соединен с управл ющим входом триггера, синхровход которого соедине н с первым запрещающим входом элемента запрета и с тактовым входом допопн тепьного регистра, выход которого соединен с вторым запрещающим входсм С элемента запрета и с 1юрвым входом сумматора второй вход которого сое-ч (Л дивен с выходе элемента ИЛИ и с первым разрешающем входом элемента запрэта , второй раарещающий вход которого соединен с выходом элемента 2И-2ИЛИ, третий пр мой вход и перша и инверсный вход «отррого соединены с выходом опроса блока синхронизации и с управл$ьющим выходом преобразовател , вход ii со приема переноса блока синхроннзацвн динен с выходом триггера к первым дом элемента ИЛИ, второй вход ijoTopoсо го соединен с выходом начала спасла блока синхронизации, выход элемента запрета  вл етс  информационным вы-ходом преобразовател .

Description

Иэобрегение относитс  к автоматике и вычиспитегъной-технике и может иопопьзоватьс  в устройствах автоматического контрол  и управпени , в частности в устройствах линейной интерпоп ции.

Известно устройство дп  преобразовав ни  параппепьного двоичного кода в чиопо-импульсный код, содержащее регистр, .общий счетчик, эпементы И, элементы ИЛИ, блок управлени , дополнительный счетчик и эгтемент ИСКЛЮЧАЮЩЕЕ ИЛИ причем выходы всех разр дов общего счетчика и элемента ИЛИ соединены с входами первого элемента ИСКЛЮЧАЮЩрЕ ИЛИ, а выход сигнала переполнени  общего счетчика соединен с входами сброса регистра и блока управлени .

В данном устройстве практическ отсутствует неравномерность следовани  выходных импульсов в цикле работы, поскольку общий счетчик содержит m дополнительных разр дов, а m может быть выбрано скопь угодно большим fl }

Недостаток данного устройства состоит в том, что оно требует больших аппаратурных затрат, так как содержит дополнительный счетчик и схему ИСКЛЮЧАЮЩЕЕ ИЛИ. Кроме того, при большом числе разр дов регистра и при большом числе преобразуемых чисел увеличиваетс  число св зей и число элементов за счет формщюван М-канатов стробирующих сигнапоВ;( N - число разр дов преобразуемого двоичного кода).

Наибоиее близким к изобретению по технической сущности  вл етс  преобразователь двоичного кода в унитарный (число-импульсный) код, содержащий регистр входного числа, соединенный выходами с блсжами стробировани , вход тактового сигнала, счетчик, элемент И, элементы ИЛИ и блок управпени , тактовый вход которого соединен с тактовым входом преобразовател .

В устройстве преобразуемый параллелиный двовчш 1й код фиксируетс  во входном pei bcTpe, а на выходах каждого разр да счетчика формируютс  серии импульCIOB , взвешенные по двоичному закону, которые поступают на блоки стробировани  и через эпемент ИЛИ проход т на выход устройства, если в . соответствую ющих разр дах регистра записан код 2.

Недостаток известного преобразовател  состоит в том, что в случае преобразовани  многоразр дных чисел устройство также требует большого числа элементов k св зей. Дп  преобразовани  N -разр дROTO числа формируетс  N каналов стро-. бирующих сигналов, частоты котоуй х пропорциональны весам преобразуемых кодов. Это приводит к увеличению числа св зей и числа элементов схемы и, спедовательно , к увеличению аппаратурных затрат при реализации устройства.

Целью изобретени   вл етс  упрощение преобразовател .

в Поставленна  цель достигаетс  тем, что в преобразователь двоичного кода в унитарный код, содержащий регистр входного числа, тактовый вход которого соединен с тактовым входом преобразовател ,

5 элемент запрета и блок синхронизации, тактовый вход которого соединен с тактовым входом преобразовател , введены дополнительный регистр, триггер, сумматор, элемент ИЛИ, первый и второй элементы

0 И, элемент 2И-2ИЛИ, первый и второй пр мые входы которого соединены соответственно с выходом регистра входного числа и информационным входом преоб разовател , вход сброса которого соед№5 нен с входом сброса блока синхронизации и первыми входами первого и второго элементов И, выходы которых соединены с управл ющими входами регистра входного числа и дополнительного регистра

0 соответственно, вторые входы первого и второго элементов И соединены соответ ственно с выходом элемента 2И-2ИЛИ в выходом суммы сумматора, выход переноса которого соединен с управл ющим входом триггера, синхровход которого соединен с первым запрещающим входе элемента запрета и с тактовым входсм дополнительного регистра, выход которого соединен с вторым запрещающим

д входом элемента захфета и с первым входом сумматора, второй вход которого соединен с выходом элемента ИЛИ и с первым разрешающими входом элемента запрета, второй разрешающий вход которо го соединен с выходом элемента 2И2ИЛИ , третий пр мой вход и -первый и версный вход которого соединены с выходом опроса блока синхронизации и с управл ющим выходом преобразовател , вход приема переноса блока синхронизации соединен с выходсм триггера и первым входом элемента ИЛИ, второй вход которого соединен с выходом начала цикла блока синхронизации, выход элемента запрета  вл етс  инфо{ ационным выхо преобразовател .

Такое выпопнеШю устройства позвол ет осуществл ть формирование стробирующего сигнапа по одному каналу дп  любого многоразр дного чиспа. При этом используетс  пшиь один элемент И на каждое преобразуемое чиспо, что значительно сокращает число св зей в элеме тов в устройстве. На фиг. 1 изображена блок-схема преобразовател ; на фиг. 2 - временна  диаграмма его работы. Преобразователь содержит источник 1 информации, регистр 2 входного числа, дополнительный регистр 3, эпемент 2И2ИЛИ 4, элементы И 5 и 6, элемент за прета 7, сумматор8, триггер 9, элемент ИЛИ 10, блок 11 синхронизации, выполненный на делителе 12 частоты, триггере 13 и элементе И 14, тактовый вход 15 преобразовател , вход 16 сброса и информационный выход 17 преобразовател . Входной .код поступает через инфор мационный вход 18 преобразовател  при наличии разрешающего сигнала на выходе 19 опроса. Преобразователь работает следующим образом. При подготоисе к работе на вход 16 подаетс  низкий потенциал, при этом в регистры 2 и 3 через элементы И 5 и 6 записываютс  нулевые коды, а деп1 тель 12 частоты устанавливаетс  в исходное нулевое состо ние. При по влений единичного сигнала на входе 16 разрешаетс  работа элементов И 5 н 6, и начинает работать делитель 12 частоты/ выдава  через каждьге N тактовых ик4Н пульсов на входе одвн управл ющий им« пульс на выходе, где fj - число разр до входного кода. Управл ющие шлпульсы поступают через элемент ИЛИ 10 на вх сумматора 8, на второй вход которого подаетс  последовательный код с выхода регистра 3. На входах сдвига информаци регистров 2 и 3 посто нно присутствуют тактовые импульсы, осуществл  , благодар  обратнь1м св з м, циркул цию-информации в .регистрах. Обратна  св зь регистра 2 замыкаетс  через элемент 2И-2ИЛИ 4, а регистра 3 - через сумматор 8. В каждом цикле, равном по ч длительности Тц NT , где Т - период тактового сигнала, к коду регистра .3 прибавл етс  код 10О.О, увеличивающий содержимое регистра 3 на единицу. Сигнал переноса с сумматора 8 поступает HaJ3 -вход триггера 9 и записываетс  в триггер инверсным тактовым сигналом, триггер выполнен по двух- тактной схеме, что обеспечивает задерж 1 974 ку информации на выходе на длительность стробирующего сигнала. Таким образом, сигнал переноса по вл етс  на выходе триггера 9 с задержкой Г, необходимой дл  выполнени  операции суммировани  последовательных кодов. Задержанный сигнал переноса и управл ющий сигнал после объединени  на элементе ИЛИ 1О поступают на вход сумматора . При достюкенш кодом в регистре 3 значени  1Ц...1 и при очередном его сло йнии с кодом 10О...О формируетс  код ООО...О и сигнал переноса из старшего разр да, которвлй после задержки на. Т совпадает во времени соуправл ющим импульссы. В момент совпадени  проиоходит запись перекоси в триггер 13 стробирующнм сигналом, сфо {ированным эле- ментом И 14. Единичный сигнал с выхо- . да триггера 13 производит опрос источника 1 информации. Источник информации по сигналу опроса синхронно с тактовыми импульсами, поступающими на вход синхррнизации блока 1, выдает поразр дно N-разр дный двоичный код через элемент 2И-2ИЛИ 4, разрешенный единичным сигналом с триггера 13, и через элемент И 5, разрешенный высоким потенциалом с Ш1ШЫ 16, на вход регистра 2. Обратна  св зь при этом с выхода на вход регистра 3 разрываетс  инверсией выходного сигнала триггера 13. Через врем , необходимое дл  записи N-разр дного последовательного кода, триггер 13 сбрасываетс  стробирух цим сигналом с выхода элемента И 14 в ну левое состо ние, вновь замыка  обратную св зь с выхода на вход регистра 2. На временноШ диаграмме 9 (фвг. 2) изображен стробирующий сигнал на выходе элемента И 14, а на диаграмме 1О состо ние триггера 13. С мсмента начала записи кода вррогистр 2 начинаетс  интервал преобразовател , который посто нен и равен по длительности Г п - и . в течение интервала Т происходит преобразование одного кода. В конце ивтервала преобразовани  триггер 13 вновь устанавливаетс  в единичное состо ние, и осуществл етс  запись очередного кода в регистр 2. Таким образсм, в устройстве происходитнепрерывное преобразование код)Ь, , поступающих от источника информации.

При отсутствии информации ва выходе бпока 1 устройство работает в хопостом режиме, не формисрул выходных сигвапов. Останов устройства производитс  гюпачей нулевого потенциала на вход 16.

Процесс формировани  стробирующаго сигвапа, с псмс цью которого осуществл етс  преобразование кодов в интервапе Т J по сн етс  временными диаграмма ми (фиг.г 2), по сн ющими работу уст ройства-дп  четырех раэр дныА кодов. Принцип построени  диаграмм дп  N разр дных кодов аналогичен.

На диаграмме 1 предст,авпен тактовый сигна;п йа входе 15, Управл ющий сигнал (диаграмма 2) формируетс  делением частоты тактового сигнала  а- четыре и имеет ддитепьвость,, равную .

Выходной сигнал 21 сумматора, гзо- . блаженный на диаграмме 3, представл ет; последовательный двоичный код, воз растаквдий .с каждым циклом на единицу, а выходкой сигнал регистра 3 (диаграмма 4) повтор ет сигнал на выходе суммы сумматора, задержанный на Тц. Выхоси ной снгнап тареиоса сумматора (диаграь ма 5) формируетс  при совпадении двух единиц та входах сумматора, а сигнал на выходе триггера 9 (диаграмма б) повтор ет сигнап с вы хора переноса сумMaTopas задержанный на Т. Сигнал на диаграгл.«в 7 (}юрмируете  объединением сигнапов на анаграммах 2 и 6, а сигнап ва дшграшлв 8 формируетс  сов1шдёнием во времени сигна ш на дшграмме 7, инверсии сигвата на диаграмме 4 в инвер сии , сиг шла на. диаграмме 1.

В преобраэо теле сигнал, предста пенный на диаграмме 8, формируетс  элементом запрета 7, который совмещает также функцию стробировани  указанным сигналом выходного кода регистра 2,

Полученный стробирующнй сигнал (диа-/ грамма 8) представл ет сумму взвешеиных по двоичнсыу закону серий импульсов , относительно равномерно распреде пенных по всему интервалу преобразовани . Действительно, в первых тактах каждого цикла за врем  преобразовани , равное Т„ , содержитс  2 импульсов, во вторых тактах - 2 импульсов и т.д. При этом импульс л в соответствующих сери х по вл ютс  через равные отрезки времени, а в течение каждого цикла гао вл етс  лишь один импульс одвой КЗ серий, что обеспечивает относительно равномер1К}е расположение импульсов на интервале времени Т.

При стробироваиии сигналом (диаграм ма 8) шсгЕвдовательного двоичного кода, поступающего с регистра 2 через элемент 4 на эиемент 7 старшими разр дами вперед, фо1ыируетс  унитарный импульоный код с числом импульсов в интервале Т|,, равнсш коду в регистре 2,

Таким образом, 1федгшгаемое устройство позвол ет осуществл ть преобразо вашю двоичного кода в унитарный код путем использовав одного элемента И и одвого канала формировани  стробиру юшего сигнала дл  любого многоразр дпаго числа.

В результате значительно сокращаетс  число св зей и элементов в устрой- ; стве, особенно в случае одновременного преобразовани  большого количества многоразр дных чисел.

Claims (1)

1. ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА В УНИТАРНЫЙ КОД, содержащий регистр входного числа, тактовый вход которого соединен с тактовым входом преобразователя, элемент запрета и блок синхронизации, тактовый вход которого соединен с тактовым входом преобразователя, отличающийся тем, что, с цепью упрощения преобразователя, он содержит дополнительный регистр, триггер, сумматор, элемент ИЛИ, первый и второй элементы И, элемент 2И-2ИЛИ, первый и второй прямые входы которого соединены соответственно с выходом регистра входного числа и информационным входом преобразователя, вход сброса которого соединен с входом сброса блока синхронизации и первыми входами первого и второго элементов И, выходы которых соединены с управляющими входами регистра входного числа и дополнительного регистра соответственно, «вторые входы первого и второго · элементов И соединены соответственно с выходом элемента 2И-2ИЛИ и выходом суммы сумматора, выход переноса которого соединен с управляющим входом триггера, синхровход которого соединён с первым запрещающим входом элемента запрета и с тактовым входом дополнительного регистра, выход которого соединен с вторым запрещающим вход см элемента запрета и с первым входом g сумматора, второй вход которого coe-i· динен с выходом элемента ИЛИ и с первым разрешающим входом элемента запрэта, второй разрешающий вход которого соединен с выходом элемента 2И-2ИЛИ, третий прямой вход и первый инверсный вход которого соединены с выходом опроса блока синхронизации и с управляющим выходом преобразователя, вход приема переноса блока синхронизации сое^ динен с выходом триггера и первым входом элемента ИЛИ, второй вход которого соединен с выходом начала цикла блока синхронизации, выход элемента запрета является информационным выходом преобразователя.

   SU ,,1049897