SU1501297A1 - Устройство дл приема сигналов, закодированных с избыточностью - Google Patents

Abstract

Изобретение относитс  к электросв зи. Цель изобретени  - повышение помехоустойчивости при изменении коэффициента передачи (КП) канала св зи. Устройство содержит блок задержки 1, решающие блоки 2 и 3, детектор 4 качества, формирователь (Ф) 5 гипотетических сигналов, блок управлени  6, блоки 7 и 10 ключей, блок свертки 8, блок сравнени  9, интегратор 11, блок пам ти 12, Ф 13 пороговых уровней, управл емый делитель 14 напр жени , блок выборки и хранени  15, блок вычитани  16, пороговый блок 17, регистр 18, Ф 19 сигнала и управл емый делитель 20 частоты. На вход устройства поступают искаженные помехами двоичные сигналы, уровень которых в зависимости от КП канала св зи измен етс . Если КП изменитс , то отличие результатов сверток будет выше установленного порога и на регистр 18 поступит сигнал логической переменной "1", сдвиг в котором производит блок управлени  6. На основании числа "1", записанных в регистре 18, Ф 19 определ ет коэффициент делени  дл  делителей 14 и 20. В результате, с учетом изменени  КП, каждый раз Ф 13 формирует пороговые сигналы дл  детектора 4, который принимает решение о надежности прин ти  решени  решающим блоком 2 по каждому эл-ту избыточного кодового слова. 1 ил.

Description

ел

ьо

со

3150

Изобретение относитс  к технике электросв зи и может использоватьс  дл  помехоустойчивого приема дискретных сигналов.

Цель изобретени  - повышение помехоустойчивости при изменении коэффициента передачи канала св зи.

На чертеже представлена структурна  электрическа  схема предложенног устройства.

Устройство дл  приема сигналов, закодированных с избыточностью содержит блок 1 задержки, первый и второй решающие блоки 2, 3, детектор 4 качества , формирователь 5 гипотетических сигналов, блок 6 управлени , первый блок 7 ключей, блок 8 спертки блок 9 сравнени , второй блок 10 ключей, интегратор 11, блок 12 пам ти , формирователь 13 пороговых уровней , управл емый делитель 14 напр жени , блок 15 выборки и хранени , блок 16 вычитани , пороговый блок 17 регистр 18, формирователь 19 сигнала , управл емый делитель 20 частоты .

Устройство работает следующим образом.

На вход устройства поступают искаженные помехами двоичные сигналы, уровень которых в зависимости от коэффициента передачи канала св зи измен етс . Первый решающий блок 2 принимает решение по каждому элементу с задержкой на один такт рабочей частоты дискретного канала св зи t, и оишбаетс  тем чаще, тем интенсивней помехи D канале свЯзи или чем меньше его коэффициент передачи. Одноврем-енно с работой первого решающего блока 2 детектор А качества принимагт решение о надежности прин ти  Р шсние первым решающим блоком 2 по ка.адому элементу избыточного кодового слова.

В нaчaльFlЫ момент времени блок 6 управлени  по прин той двоичной пос- ледоплтельности специальной конфигурации с выхода первого решаюв .его блока 2 и сигналам детектора качества определ ет границы кодовых слов (цикл), что соответствует по влению на его выходах сигналов, определ ющих начало и конец обрабатываемых слов вторым решающим .блоком 3, фор- п poвaтeлeм 5 гипотетических сигналов , iiPpBi.iM блоком 7 ключей и блоком 8 свертки. При недостаточно) а297

0

5

0

дежности принимаемого элемента первым решающим блоком 2 детектор качества выдает сигнал 9 на вход формировател  5 гипотеп ических сигналов , которьп фопмирует в виде строк матрицы гипотетические последовательности следующим образом, если синхронно с поступлением решени  об элементе (1 или О) сигнал с детектора 4 качества не поступает, то в столбце матрицы пам ти формировател  5 гипотетических сигналов записываетс  решение, прин тое первым решаюисим блоком 2. Если же сигнал 9 поступил, элемент, поступающий с первого решающего блока 2, во внимание не принимаетс , и в столбце матрицы записываетс  разное количест- л .. ш .- верхней половице

в

5

0

5

0

5

0

5

в половине

строк матри11;ы

1, При поступление следуюп1;его сигнала 0 на длине этого же кодового слова Б очередном столбце матрицы заполн ютс  в каждой из половинок строк разбитой пополам в верхней части строк.О, а в нижней 1 и так каждый раз с приходом очередного сигнала б на длительности кодового слова до разрешенного числа стираний Kg, св занного с минимальным кодо№1 1

соотношением

рассто нием d

Kg d ; - 1, определ юи(его разрез матрицы гипотетических последовательностей размера п х 2, с помощью модул торов несущего колебани  формирователь 5 приводит сформированные последовательности к виду канальных сигналоп - S(t), имеющих место по входу устройства.

Полученпче таким образом гипотетические сигналы S.(t) с выхода формировател  5 гипотетических сигналов одновреме1П о с выходами сигналов y(t) |j(t)-Sj(t) + n(t), блока 1 задержки выступает на блок 8 сварт- ки, где осуществл етс  их свертка в целом па длине кодовой комбинации . Результаты сверток поступают в блок 9 сравнени , где входу с максимальным результатом свертки на выходе в соответствие ставитс  выход- Hoii сигнал 1 (а все остальные О), разрешаюпщй считывание с соответствующей строки матрицы формировател  5 пос;гедовательности во второй решающий блок 3.

Выход детектора 4 качества соединен также с выходом блока 6 управ5

.пени , KoTcipbii t полсчитыплпт число сигналои О на ;итит(л(,ьго.-.ти каждог слова. их количество не превышает корректирующую способность ис- пользуемог о  п  передачи сообшений кода, то блок 6 открывает с второго своего выхода первый ключ первого блока 7 ключей, блокиру  остальные ключи, и элементы первой строки матрицы пам ти поступают во второй решающий блок 3, работающей н режиме исправлени  ошибок. В противном случае сигналом 1 с блока 9 сравнени  считываютс  элементы соответствующей строки матрицы пам ти, кроме го Ч), этим же сигналом открываетс  тот ключ второго блока 10 ключей, на другой вход которого поступает сигнал, соответствующий максимальному результату сверток на длине j-ro

кодового слова

ni,

о где F,

м

n(t).Sj(t) dt.

о I Sj (t)- S (t) dc. Сигналы максимальных результатов свертки с выхода второго блока 10 ключей поступают на вход интегратора 11, где накапливаютс  на длительности 1 кодовых слов, равной интервалу локальной ста1ц онарности канала св зи, на которой коэффициент jlj(t) остаетс  неизменным. Этот интер ВсЧл определ етс  следующим образом. Гезультат сверток гипотетического и канального сигналов с выхода блока 8 сверток через второй блок 10 ключе поступает одновременно на один из входов блока 16 вычитани  и вход блока 15 выборки и хранени , где хранитс  до поступлени  следующего результата свертки гипотетического и канального сигналов. По сигналу с выхода блока 5 управлени  результат свертки двух сигнале1В, записанный в блоке 15 В1.1борки и хранени , подаетс  на второй вход блока 16 вычитани  а в блок 15 заноситс  результат свертки гипотетического и канального сигналов следуюп(ей кодовой комбинации . Таким образом на входы блока 16 вычитани  no;iamrcH значени  сверток , характе1;изуюп ие очередную и кодоЕ ые комбинации. Сигнал разности cHRp i OK подаетс  на вхо порогового блока 17. где сравнивает- г;т г заранее высттленным порогом. Если коэффициент передачи канала св 

1

.

10

15

20

5012976

зи изменилс , то отличие результатов сверток будет выще установленного порога и на вход регистра 18 ггостуцит сигнал в виде логической переменной 1, если не изменилс  или изменилс  незначительно, то О. Сдвиг регистра 18 происходит по сигналу с выхода блока 6 управлени . На основании числа 1, записанного в регистре 18, формирователь 19 сигнала определ ет коэффициент делени , которьп подаетс  на управл ющие входы управл емого делител  20 частоты и управл емого делител  14 напр жени . Если изменени  {U(t) часты при приеме различных кодовых комбинаций, то и коэффициент делени  в управл емом делителе 20 частоты больше. Следовательно , и управл ющий сигнал с его выхода, характеризующий длительность интервала локальной стационарности канала св зи, будет поступать на вход интегратора 11 и блока 12 пам ти чаще. Сигналы максимальных результатов свертки, накопленные в интеграторе 11, по управл ющему сигналу с выхода управл емого делител  20 записываютс  в блок 12 пам ти, причем записываетс  не весь результат, а его среднее значение на длительности одного кодового слова. Деление происходит в управл емом делителе 14 напр жени , на управл ю ций вход которого поступает сигнал с. выхода формировател  19, который характеризует интервал локальной стационарности канала св зи, т.е. число кодовых комбинаций, на длине которых 40 Р(-) практически не замен етс . Среднее значение результатов сверток хранитс  в блоке 12 пам ти в течение последующего интервала накоштени  н виде

25

30

35

е

А- SJ max

е V

nt,

S;j (t)dt.E,.

k,j n

(t)x

Сигнал с выхода последнего элемента блока 12 поступает на вход формировател  13 пороговых уровней, который кажль й раз формирует пороговые сигналы детектору качества с учетом измef eни  коэффициента передачи канала св зи по энергч тике накоплени  Е(-. И}1тервал накомлпни  интегратора 11 и интервал хранени  блока 12 пам ти задаетс  сигналом переполнени  управл емого делител  14 напр жени , по вл ющегос  после обработки каждого 1-го кодового слова.с

В случае по влени  на длине кодового слова числа стираний более чем NJ, на дополнительном входе блока 6 управлени  по вл етс  сигнал Запрос )Q дл  канала обратной св зи.

Claims (1)

1. Формула изобретени 

   Устройство дл  приема сигналов, закодированных с избыточнос-тью, содержащее интегратор, блок задержки, последовательно соединенные первый решающий блок, блок управлени , к второму входу которого подключен выход детектора качества, первый блок ключей и второй решающий блок, второй вход которого соединен с вторым выходом блока управлени , с управл ющим входом формировател  гипо тетических сигналов, к первому сигнальному входу которого подключен первый выход первого решающего блока и с управл ющим входом блока свертки , к одним входам которого подключены одни выходы формировател  гипотетических сигналов, второй сигнальный вход и другие выходы которого соединены соответственно с выходом детектора качества, к первому входу которого подключен второй выход первого решающего блока, и с одними сигнальными входами первого блока (Ключей, другие сигнальные входы которого соединены с сигнальными входами второго блоХа ключей и с выходами блока сравнени , входы которого соединены с выходами блока свертки.

   5

   0

   5

   0

   5

   0

   к другому входу которого подключен выход блока задержки, и с управл ющими входами второго блока ключей, выход которого подключен к сигнальному входу интегратора, и последовательно соединенные блок пам ти и формирователь пороговых уровней, выходы которого подключены к пороговым входам детектора качества, второй вход которого соединен с входом первого решающего блока, который  вл етс  входом устройства, и с входом блока задержки, отличающее- с   тем, что, с целью повьш1ени  помехоустойчивости при изменении коэффициента передачи канала св зи, введены последовательно соединенные формирователь сигнала и управл емый делитель частоты, выход которого подключен к управл ющим входам блока пам ти и интегратора, управл емый делитель напр жени  и последовательно соединенные блок выборки и хранени , блок вычитани , пороговый блок и регистр, управл ющий вход и выходы которого соединены соответственно с вторым выходом блока управлени , который подключен к управл ющему входу блока выборки и хранени , и с входами формировател  сигнала, выход которого подключен к управл ющему входу управл емого делител  напр жени , сигнальный вход и выход которого соединены соответственно с выходом интегратора и с сигнальным входом блока пам ти, при этом выход второго блока ключей соединен с сигнальным входом блока выборки и хранени  и с вторым входом блока вычитани , а второй выход блока управлени  подключен к управл ющему входу управл емого делител  частоты.