SU760159A1

SU760159A1 - Устройство для приема команд телеуправления 1

Info

Publication number: SU760159A1
Application number: SU782662608A
Authority: SU
Inventors: Aleksandr Kozlov; Vitalij P Leonov; Viktor T Zagorodnov
Original assignee: Aleksandr Kozlov; Vitalij P Leonov; Viktor T Zagorodnov
Priority date: 1978-07-19
Filing date: 1978-07-19
Publication date: 1980-08-30

Description

Изобретение относится к технике связи и может использоваться в аппаратуре передачи данных.

Известные устройства приема команд [Ц и[2] телеуправления содержат блок тактовой синхронизации и регенерации дискрет- . ных сигналов и блок преобразования после- ⁵довательных кодовых комбинаций в выходные сигналы.

Недостатком известных устройств явля- . ется низкая помехоустойчивость прием-а сигналов. 10

Наиболее близким по технической сущности к предложенному является устройство (31. содержащее блок преобразования последовательного кода в сигнал управления

Известное устройство имеет низкую помехоустойчивость.

Целью изобретения является повышение помехоустойчивости.

Поставленная цель достигается тем, что в устройство введены интегратор, блоки памяти, блок управления и элемент ИЛИ, первый вход интегратора подключен ко входу устройства, выход интегратора соединен с первыми входами блоков памяти, первые выходы блока управления подключены соответственно ко вторым входам интегратора и блоков памяти, вторые выходы блока управления соединены с третьими входами соответствующих блоков памяти, третьи выходы блока управления подключены к четвертым входам блоков памяти, выходы ко торых соединены с соответствующими вхо-> дами элемента ИЛИ, выход которого подключен к первому входу блока преобразования последовательного кода в сигнал управления, второй вход которого соединен с четвертым выходом блока управления.

На фиг. 1 приведена структурная электрическая схема устройства приема команд телеуправления; на фиг. 2 приведены временные диаграммы основных сигналов уст15 /ройства.

Устройство содержит блок преобразования последовательных кодовых комбинаций в сигнал управления 1, первый, второй и третий блоки памяти 2, 3 и 4, интегратор 5,

2о элемент ИЛИ 6, блок управления 7, который выполнен на генераторе 8 Опорных частот,., делителе частоты 9, элементе И 10, счетчике · ΐ1 пачек импульсов считывания, адресном счетчике 12, первом, втором и третьем

760159

дифференцирующих элементах 13, 14, Г5, элементе ИЛИ 16 и К—5 триггере 17. . Устройство работает следующим образом Период тактовой частоты Р генератора 8 приемного пункта (фиг. 2в) делится делителем 9 на три равных интервала (фиг. 2г). Фаза тактовой частоты генератора приемного пункта (фиг. 2г) не подстраивается под фазу тактовой, частоты генератора передающего пункта (фиг. 2а).

Передаваемая кодовая комбинация 101... изображена на фиг. 26. В течение ю каждого иэ интервалов информация, поступающая с выхода демодулятора интегрируется и в начале следующего интервала записывается в соответствующий блок памяти. Например, информация проанализированная интегратором на третьем (III) интервале записывается в первый блок 2 памяти и т.Д. Импульсы записи приведены на фиг. 2д. ' ^: / V:"·

Импульсы смены интервалов, приведенные на фиг. 2 к, з, и, одновременно являются ₂₀импульсами выбора блоков памяти. Передним фронтом импульса, продифференцированными элементами 13, 14 и 15 проводится запись результатов· анализа входной информации за предыдущий интервал. Тот же продифференцированный импульс через эле- ¹⁵мент ИЛИ 16 устанавливает триггер 17 в состояние, при котором разрешается прохождение продвигающих импульсов частоты ί на вход счетчика пачек импульсов считывания 11 и на вход адресного счетчика 12.

Частота ί выбирается исходя из неравенства

ί >(3п + 1)

где П — число двоичных символов в принимаемых командах телеуправления.

Адресный счетчик 12 при поступлении на его вход пачек импульсов считывания формирует на выходах А«....А_К η различных кодовых комбинаций, каждая из Которых соответствует определенной ячейке памяти запоминающих устройств. При этом из ячеек ⁴⁰памяти выбранного блока памяти информация считывается через элемент ИЛИ 6 в' 'блок 1 преобразования последовательных кодовых комбинаций в сигнал управления. Считывание информации в блок 1 и ее обработка внутри блока осуществляется на частоте продвигающих импульсов ί. Количество импульсов считывания в пачке должно быть равно числу двоичных символов в принимаемых командах телеуправления (п).

На первом и втором интервале счетчик И ⁵⁰формирует пачки из η импульсов, на третьем интервале счетчик формирует пачку из η + 1 импульсов. За счет формирования η + 1-го импульса адресный счетчик 12 к началу каждого периода тактовой частоты Р изме- _ί3няет свое состояние на один адрес. Тем самым обеспечивается последовательная запись информации во все адреса. Если первый разряд принимаемой команды телеуправления будет записан в ячейку памяти с адресом ί, то второй разряд будет записан , в ячейку памяти ΐ + 1, а п-ый — в ячейку памяти ΐ — 1. _ч

Считывание информации и ее обработка в блоке 1 осуществляется на каждом такте частоты Р, так что дешифрирование команды произойдет на такте, когда будет принят и записан ее последний разряд. После того, как счетчик 11 насчитывает η или η + 1 (в зависимости от интервала) импульсов, триггер 17 переключается в состояние, при котором прекращается поступление импульсов частоты ί на вход счетчика 11 и счетчика 12.' ' / - /"

При соответствии считанной в блок 1 информации закону кодирования она регистрируется в качестве принятой команды телеуправления.

Таким образом, предложенное устройство обеспечивает более помехоустойчивый прием команд телеуправления по сравнению с известными аналогами.

Claims

Формула изобретения

Устройство для приема команд телеуправления, содержащее блок преобразования последовательного кода в сигнал управления, входы которого соединены с выходами устройства, отличающееся тем, что, с целью повышения помехоустойчивости устройства, в него введены интегратор, блоки памяти, блок управления и элемент ИЛИ, первый вход интегратора подключен ко входу уст31 ройства, выход интегратора соединен с первыми входами блоков памяти, первые выходы блока управления подключены соответственно ко вторым входам интегратора и блоков памяти, вторые выходы блока управления соединены с третьими входами блоков памяти, третьи выходы блока управления подключены к четвертым входам блоков памяти, выходы которых соединены с соответствующими входами элемента ИЛИ, выход которого подключен к первому входу блока преобразования последовательного кода в сигнал управления, второй вход которого соединен с четвертым выходом блока управления.