SU831092A3 - Устройство синхронизации цифровыхСигНАлОВ - Google Patents

Description

(54) УСТРОЙСТВО СИНХРОНИЗАЦИИ ЦИФРОЫЛХ СИГНАЛОВ

Изобретение относитс  к электросв зи и может быть использовано в т лефонных сет х св зи с временным уп лотнением, Известно устройство синхронизаци цифровых сигналов, содержащее И вх ных цепей, кажда  из которых состои из последовательно соединенных прео разовател  кода и блока пам ти, при выходы п входных цепей подключены ко входам мультиплексера, а также временной коммутатор {l. Однако известное устройство синхронизации имеет узкий диапазон компенсации фазовых сдвигов, . Цель изобретени  - расширение диа пазона компенсации фаэовых сдвигов между полученными тактовыми сигнгшагли и местными тактовыми сигналами. Дл  этого в устройство синхронизации цифровых сигналов, содержа цее п входных цепей, кажда  из которых состоит из последовательно соединенных преобразовател .кода и блока пам ти, причем выходы п входных цепей подключены ко входам мультиплексера, а также временной ко мутатор, введены в каждую входную цепь селектор кода адресовj блок управлени  записи, счетчик записи кодон адресов, счетчик считывани  кодов адресов и три элемента И, а также блок кодов идентификации, блок синхронизации, Детектор кодов, блок кодировани , дополнительный блок пам ти , первый и второй регистры сдвига , датчик времени, при этом в каждой из п. входных цепей тактовый выход преобразовател  кода подключен ко входу счетчика записи кодов адресов и через блок управлени  -записи к управл ющим входам селектора кода адресов и блока пам ти, выход котог рого через счетчик подключен к соот- , ветствующему входу мультиплексера, выходы счетчика записи кодов адресов и счетчика считывани  кодов адресов подключены через селектор кода адресов к соответствующим входам блока пам ти и через соответствуквдие элементы И ко входам выходного элемента И, выход которого подключен к соответствующему входу мультиплексера , выход которого через детектор кодов подключен ко входам блока синхронизации и блока кодов идентифика-.ции , выходы которых через последовател ьно соединенные дополнительный .блок пам ти и первый регистр сдвига подключены к одному из входов временного коммутатора, к другому входу которого подключен соответствующий выход мультиплексера через второй регистр сдвига, и к соответствующим входам блока кодов идентификации и блока кодировани , выходы которого подключены к соответствук цим входам блока синхронизации и блока кодов идентификации, причем выходы датчика времени подключены к управл ющим входам блока управлени  записи, сче чика, счетчика считывани  кодов адресов в каждой из п входных цепей, а также к управл ющим вхсдам мульти плексера, временного коммутатора, дополнительного блока пам ти, первого и второго регистров сдвига. Кроме того, блок управлени  запи си выполнен в виде двух последовате но соединенных триггеров типа О, к управл ющим входам которых подключе выход делител  частоты непосредстве но и через инвертор соответственно, к сигнальному входу первого триггера подключен выход тактового генера ра, который подключен к одному из в дов элементов И, включенных на выхо дах второго триггера, а выходы элем тов И подключены ко входам элемента ИЛИ. Блок управлени  записи выполнен о а. триггере, выходы которого подклю чены к одному из вхсдов элементов И к другим входам которых и к одному из входов триггера подключен выход тактового генератора, а выходы элементов И подключены ко входам элемента ИЛИ. Блок сдвига кодов выполнен в вид двух декодировщиков, выходы которых подключены ко входам элемента И, причем на входы одного из декодировщиков поданы сигналы кода адреса записи, а на входа другого - сиг налы кода адреса считывани . На фиг. 1 представлена структурна  электрическа  схема предложенного устройства; на фиг. 2 и 3 варианты выполнени  блока управлени  записи; на фиг. 4-6 - временные диаграммы, по сн ющие работу блока управлени  записи/ на фиг.7 временна  диаграмма распределени  кодов разверток в цикле входных сиг налов. Устройство синхронизации содержит п входных цепей 1, из ко торых состоит из блока 2 пам ти, селектора 3 кода адресов, преобразовател  4 кода, блока 5 управлени  записи, счетчика 6 записи кодов адресов , счетчика 7 считывани  кодов адресов, блока 8 сдвига кодов, состо щего из Элементов И 9 и 10 (могу быть выполнены в виде декодировщиков 9 и 10), выходного элемента И и счетчика 12, а также мультиплексора 13, временной коммутатор 14, д тектор 15 кодов, блок 16 синхрониации , блок 17 кодов идентификации, ополнительный блок 18 пам ти, блок 9 кодировани , первый регистр 20 двига и второй регистр 21 сдвига, атчик 22 времени. Блок управлени  записи (фиг.2) состоит из триггеров 23 и 24 типа D, элементов И 25 и 26, элемента ИЛИ 27,, делител  28 частоты, инвертора 29 и тактового генератора 30. Блок управлени  записи (фиг.З) состоит из триггера 31, элементов И 32 и 33, элемента ИЛИ 34 и тактового генератора 35. Устройство работает следующим образом . На вход казкдой из п входных цепей, выполнение которых идентично, поступают импульсно-кодовые сигналы, содержащие как это показано на фиг.7, в каждом Тц цикле тридцать два временных интервала TQ, Т , ......Т, причем длительность каждого из них такова, что они передают восемь последовательных двоичных элементов, причем временной интервал Т в каждом цикле используетс  дл  того, чтобы передать код одной из двух разверток. Код одной развертки образован последовательностью двоичных элементов xOOllOll, где двоичный элемент ( х) означает, что его величину не следует принимать во внимание , а в коде другой развертки, образованной последовательностью xlxxxxxx только один второй двоичный элемент  вл етс  значащим. Каждый временной интервал, занимагаций в кодах разверток одно и то же место , определ ет канал. Входшле сигналы поступают на вход преобразовател  4 каждой из п входных цепей, который бсущетсвл ет перекодирование прин тых сигналов , причем на первом выходе формируютс  сигналы, перекодированные в двоичшлй код, а на втором выходе выдел ютс  восстановленные тактовые сигналы, т.е сигнсшы, синхронные с входными сигналами. . Преобразованные в двоичный код сигналы (фиг.4 в, 5 в) регистрируютс  в блоке 2 пам ти, причем дл  записи сигналов в блок 2 пам ти предусмотрен счетчик 6 записи кодов адресов, на вход которого поступают восстановленные тактовые сигналы с преобразовател  4 кода, а дл  считывани  - счетчик считывани  кодов 7 адресов, на вход которого поступает последовательность с выхода датчика 22 времени. Кроме того, с блоком 2 пам ти соединен блок 5 управлени  записи, обеспечивающий возможность записи сигналов, по крайней мере, на двух тактах 5, и Т2(фиг.4 а, фиг.З а) цикла, длительность которог го Т, и вход селектора 3 кода адресов , который исход  из кодов, формируемлх счетчиками 6 и 7 записи и считывани  кодов адресов , выдает соответствующий код на входы кодов адресов блока 2 пам ти. Кроме того, между выходами счет чиков 6 и 7 записи и считывани  ко дов адресов включен блок 8 сдвига кодов, выполненный в виде двух элементов И 9 и 10, выходы которых подключены ко входам выходного элем та И 11, обеспечиваквдий сближение или разделение кодов, вырабатываемых счетчиками 6 и 7. записи и считывани  кодов адресов, чтобы между ними оставалс  определенный промежу ток- времени. Выход, блока 2 пам ти соединен со входом счетчика 12, который обе чивает считывание на другом такте Т цикла (фиг.4 а, фиг . 5 а), причем сигналы сдвига поступают на счетчик 12 с выхода датчику.времени в момент TC, (фиг. 4 л, фиг.5 л).С выхода счетчика 12 преобразованный в параллельный код сигнал через после довательно соединенные мультиплексер 13 и второй регистр 21 сдвига поступает на вход временного коммутатора 14. На управл к цие входы мул типлексера 13 и временного коммутатора 14 поступают сигналы с датчика 22 времени. Во врем  цикла уплот нени  вход мультиплексора 13 поочередно подключаетс  к различным выхо дам счетчика 12 каждой из п входны цепей. Мультйплексер М/3 подкэтючен ко входу детектора 15 кодов, выход которого подключен к блоку 16 синхр низации   к блоку 17 кодов йдентифи кации, выход которого подключен к дополнительному блоку 18 пам ти, сигналы с выхода которого через пер вый регистр 20 сдвига поданы -на временной коммутатор 14. Блок управлени  записи (фиг.2) состоит -из последовательно соединен ных триггеров 23 и 24, которые под Действием сигнала, поступакадего на вход Н (фиг. 4 г, фиг. 5 г) передают на выход сигнал, имеющий на вх де D (фиг. 4 б, фиг. 5 б). Выход Qi триггера 23 соединен со входом О триггера 24, выходы Qj. Q котсфого соединены соответственно с первыми входами элементов И 25 и 26, выходы которых соединены, со входами элемента ИЛИ 27. На вторые входа элементов Vi 25 и 26 поступают соответственно сигналы с выхода тактового генератора 30 (фиг. 4 з, и, фиг. 5 3, и), каиодый из которых соответствует моменту записи Т и Т2. Вход Н триггера 23 соединен с выходом делител  частоты 28 на четыре , а вход Н триггера 4 соединён с выходом инвертора 29, вход которо подключен к выходу делител  28 часторы . На вход делител  28 частоты поступают восстановленные тактовые сигналы, а на вход D триггера 23 поступают сигналы с датчика 22 времени (фиг. 4 б, фиг. 56.). На фиг. 4 изображены временные диаграммы , по сн ющие работу блока управлени  записи дл  случа , когда ритм полученных сигналов  вл етс  более быстрым, чем ритм местных тактовых сигналов. На фиг. 4 а показано распределение моментов записи Т и Тд и моментов считывани  Т внутри цикла, длительность которого равна Т, В момент одновременно имеют место переход Ьигнала (фиг. 46), который подан на вход D триггера 23, и переход сигнала (фиг.4 г), поданного на вход Н. В течение времени Т сигнал (фиг. 4 д) на выходе триггера  вл етс  неопределенным (заштрихованна  зона), и после этого сигнал принимает какое-либо значение 1 или О. В случае, представленном на фиг. 4 д,он принимает значение 1. В момент tg происходит возрастание перехода сигнала (фиг. 4 е) таким образом, что на выходе триггера 24 сигнал принимает значение сигнала (фиг. 4 д), а именно 1,. причем возрастание перехода сигнала (фиг. 4е) происходит значительно позднее того момента, когда происходит  вление gfitch. В случае, представленном на фиг.4, сигнал (фиг. 4 ж) до момента 1л имел значение О, элемент И 25 (фиг. 2) был открыт, а элемент И 26 закрыт и на выходе блока управлени  записи 5 имелс  сигнал (фиг. 4 к), который был ничем иным, как сигналом (фиг. 4 з), в момент t/j происходит изменение значени  сигнала (фиг. 4 ж) так, что за один цикл такта происходит запись в блок 2 пам ти в момент времени Т и Т, Поскольку ритм полученных сигналов  вл етс  более быстрым, чем ритм местных тактовых сигналов, возрастающий фронт сигнала (фиг. 4 г), который в момент времени t соответствует нисход щему фронту сигнала (фиг. 4 б), в момент tg соответствует восход щему фронту этого сигнала , в этот момент оп ть имеет место  вление glitch, что указано заштрихованной зоной. Если допуСтить , что в конечном итоге сигнал (фиг. 4 д) принимает значение О, то в момент t, когда происходит восход щий переход сигнала (фиг. 4 е), сигнал (фиг. 4 ж) принимает значение О, в результате чего на выходе блока управлени  записи пр вл ютс  импульсы сигнала (фиг. 4 з), причем каждый из импульсов этого сигнала соответствует двоичнОму элементу входного сигнала. Фиг. 5 относитс  к случс1Ю, когда длительность двоичных элементов превышает длительность одного цикла

местного тактЬ. До момента t, когда происходит переход сигнала (фиг. 5 е значение сигнала (фиг. 5 д) на выходе триггера 23 равно 1, так же как и значение сигнала (фиг. 5 ж) на выходе триггера 24, это подразумевает , что выходной сигнал блока 5 управлени  записи  вл етс  сигналом (фиг. 5 з,к) в момент когда происходит восход щий переход сигнала (фиг. 5 е), значение сигнала (фиг 5 б) равно 1, сигнал на выходе триггера 23 сохран ет таким образом значение 1, и в функционировании не происходит никакого изменени . В момент t переходы сигналов (фиг. 5 г,б) происход т одновременно и имеетс  возможность возникновени   влени  glitch. Врем , когда это  вление может произойти, предсталено как и .на фиг. 4 заштрихованной зоной. Допустим, что по истечении этого отрезка времени сигнал (фиг. 5 д) принимает значение О, когда происходит восход щий переход сигнала (фиг. 5. е) в MOMeHT-bj ;2, сигнал (фиг. 5 ж) принимает значейие О и на выходе блока 5 управлени  записи оказываетс  сигнал (фиг.5 з)

8этом случае записи в цикле времейи Т местного такта не было.

Блок 8 сдвига кодов выполнен в риде двух декодировщиков 9 и 10 (элементы И), ко входам которых подключены выходы счетчиков б и 7, записи и считывани  кодов адресрв, которые вБщают два кода, разделенных на определенную величину после детектировани  совпадени  двух сигналов на выходах декодировщиков

9и 10.

Различные выборки цифровых сигналов , поступающих на временной коммутатор 14, должны быть когерентными , т.е. соответствовать определенному временному интервалу.

Дл  того, чтобы в момент, когда счетчик 12 соединен, например, с временным коммутатором 14, восемь двоичных элементов, содержащихс  в счетчике 12, соответствовали определенному временному интервалу, введен детектор. 15 кодов, который формирует сигналы, поступающие на блок 16 синхронизации , формирукадий сигналы, касающиес  его состо ни  и регистрируе мые в дополнительном блоке 18 пам ти , на выходе которого подключен первыйрегистр 20 сдвига, содержащий значени  выходных сигналов блока 16 синхронизации предшествующего цикла. Причем дл  определени  состо ни  блока синхронизации на другие его входы поступают сигналы с выходов блока 19 кодировани  и мультиплексера 13 и сигналы предшесвующего цикла, поступагацие с выхода первого регистра 20 сдвига.

Блок кодов идентификации формирует в двоичной форме код идентификации выборки, поступающий на временной коммутатор 14. Идентификаци  состоит в определении по отношению кода развертки интервала, в котором расположена данна  выборка, в частности код 000000 соответствует интервалу Tj, код 000001 - интервалу Т т.е. при каждом цикле уплотнени  коды получают увеличение на одну единицу , в то врем , когда имеетс  поте синхронности, необходимо воздействовать на указанный блок таким образом , чтобы выходные кодцл были правилHHivai .

Блок кодировани  19 вырабатывает сигналы, которые формируютс , путем декодировани  соответствугацих кодов, поступающих с выходов первого регистра 20 сдвига.

На фиг. 3 представл€;н второй вариант выполнени  блока 5 управлени  записи дл  случа , когда  вление glitch имеет малую длительность по сравнению с периодами восстановленных сигналов. Этот блок выполнен в виде триггера 31, который управл ет раздел квдей цепью, образованной элементами И 32 и 33 и элементом ИЛИ 34.

На фиг. 6 показаны временные диаграммы работы данного узла, причем обозначени  совпадают с обозначени ми на фиг. 4 и 5.

Сигнал (фиг. 6 в)  вл етс  сигналом восстановленных тактовых сигналов . Моменты, когда измен етс  значение сигнала (фиг. 6 д), выдаваемог триггером 31, определены восход щими фронтами сигнала (фиг. б в) и значение сигнала (фиг. б д) зависит от значени , которое имеет в эти момент сигнал (фиг. 6 б). Этот сигнал (фиг. б д) определ ет, каким будет сигнал (фиг. б и) или (фиг. 6з), поданный на выход.блока управлени  зписи .

Отметим, что в этом последнем случае  вление glitch не может превцшать длительности проме:«утка времени ТГ , протекающего восход щими фронтами (фиг. б в) и восход щими фронтами сигнала (фиг. бк).

Фор1иула изобретени 

1. Устройство синхронизации цифровых сигналов, содержащее п входных цепей, кажда  из которых состоит из последовательно соединенных преобразовател  кода и блока пам ти, причем выходы п входных цепей подключены ко входам мультиплексера, а также временной коммутатор, отличающеес  тем, что, с целью расширени  диапазона компенс.ации фазовых сдвигов, введены в входную цеп селектор кода адресов, блок управле записи, счетчик записи кодов адресо счетчик считывани  кодов адресов и три элемента И,а также блок кодов идентификации,блок синхронизации,де тектор кодов,блок кодировани ,допол нительный блок пам ти,первый и втор регистры сдвига,датчик времени, при этом в каждой из п входных цепей тактовый выход преобразовател  кода подключен ко входу счетчика записи кодов адресов и через блок управлени  записи - к управл ющим .входам селектора кода адресови блока пам  ти, выход которого через счетчик подключен к соответствугадему входу мультиплексера,- выходы счетчика запи си кодов адресов и счетчика считывани  кодов адресов подключены чере селектор кода адресов к соответствуюпи м входам блока пам ти и через соответствующие элементы И ко входам выходного элемента И, выход которого подключен к соответствующему входу мультиплексера, выход которого через детектор кодов подключен ко входам блока синхронизации и блока кодов идентификации, выходы которых через последовательно соединенные дополнительный блок пам ти и первый регистр сдвига подключены к одному из входов временного коммутатора, к дру гому входу которого подключен соответствующий выход мультиплексера через второй регистр сдвига, и к соответствующим входам блока кодов идентификации и блока кодировани , выходы которого подключены к соответствующим входам блока синхронизации и блока кодов идентификации причем выходы датчика времени под-ключены к управл ющим входам блока управлени  записи, счетчика и счетчика считывани  кодов адресов в кащ;ой из п входных цепей, а также к управл ющим взводам мультиплексера , временного коммутатора, дополнительного блока пам ти,, первого и второг.о регистров сдвига. 2.Устройство по П.1, отличающеес  тем, что, блок управлени  записи выполнен в виде двух последовательно соединенных триггеров типа D, к управл ющим входам которых подключен выход делител  частоты непосредственно и через инвертор соответственно , к сигнальному входу первого триггера подключен выход тактового генератора, который подключен к одному из входов элементов И, включенных на выходах, второго триггера, а выходы элементов И подключены ко входам элемента ИЛИ. 3.Устройство по П.1, отличающеес  тем, что блок управлени  записи выполнен на триггере, выходы которого подключены к седному из входов элементов И, к другим входам которых и к одному из входов триггера подключен выход тактового генератора , а.выходы элементов И подключены ко входам элемента .ИЛИ. 4.Устройство по п.1, о т л и ч аю щ е е с   тем, что блок сдвига кодов выполнен в виде двух декодировщиков , выходы которых подключены ко входам элемента И, причем на входы одного из декодировщиков поданы сигналы кода адреса записи, а на входы другого декодировщика поданы сигналы кода адреса считывани . Источники информации прин тые во внимание при эксйертизе 1. Commutation et Electontgue 1975, № 51, Octobre, s 24 (прототип).

ffug.-f. ) M «

Claims (4)

1. Формула изобретения

   1. Устройство синхронизации цифровых сигналов, содержащее η входных цепей, каждая из которых состоит из последовательно соединенных преобразователя кода и блока памяти, причем выходы η входных цепей подключены ко входам мультиплексера, а также временной коммутатор, отличающееся тем, что, с целью расширения диапазона компенсации фазовых сдвигов, введены в каждую входную цепь селектор кода адресов, блок управления записи, счетчик записи кодов адресов, счетчик считывания кодов адресов и три элемента И,а также блок кодов идентификации,блок синхронизации,де-. . тектор кодов,блок кодирования,дополнительный блок памяти,первый и второй регистры сдвига,датчик времени, при этом в каждой из η входных цепей тактовый выход преобразователя кода подключен ко входу счетчика записи кодов адресов и через блок управления записи - к управляющим входам селектора кода адресов'и блока памяти, выход которого через счетчик подключен к соответствующему входу мультиплексера, выходы счетчика записи кодов адресов и счетчика считывания кодов адресов подключены через селектор кода адресов к соответствующем входам блока памяти и через соответствующие элементы И ко входам выходного элемента И, выход которого подключен к соответствующему входу мультиплексера, выход которого через детектор кодов подключен ко входам блока синхронизации и блока кодов идентификации, выхода которых через последовательно соединенные дополнительный блок памяти и первый регистр сдвига подключены к одному из входов временного коммутатора, к другому входу которого подключен соответствующий выход мультиплексера через второй регистр сдвига, и к соответствующим входам блока кодов идентификации и блока кодирования, выходы которого подключены к соответствующим входам блока синхронизации и блока кодов идентификации, причем выходы датчика времени подключены к управляющим входам блока управления записи, счетчика и счет30 чика считывания кодов адресов в каждой из п входных цепей, а также к управляющим входам мультиплексора, временного коммутатора, дополнительного блока памяти,, первого . и второг.о регистров сдвига.
2. 2. Устройство по п.1, о т л и ч аю щ е е с я тем, что, блок управления записи выполнен в виде двух последовательно соединенных триггеров ,_Q типа D, к управляющим входам которых •^и подключен выход делителя частоты непосредственно и через инвертор соответственно, к сигнальному входу первого триггера подключен выход тактового генератора, который подключен

   15 к одному из входов элементов И, включенных на выходах, второго триггера, а выходы элементов И подключены ко входам элемента ИЛИ.
3. 3. Устройство по п.1, о т лича20 ю щ е е с я тем, что блок управления записи выполнен на триггере, выходы которого подключены к одному из входов элементов и, к другим входам которых и к одному из входов тригге-

   25 ра подключен выход тактового генератора, а.выхода элементов И подключены ко входам элемента ИЛИ.
4. 4. Устройство по п.1, отличающее с я тем, что блок сдвига кодов выполнен в виде двух декодировщиков, 'выхода которых подключены ко входам элемента И, причем на входа одного из декодировщиков поданы сигналы кода адреса записи, а на вхо ды другого декодировщика поданы сигналы кода адреса считывания.