DE2803637A1 - Anordnung zur resynchronisierung von digitalen informationen - Google Patents

Description

Anordnung zur Resynchronisierung von digitalen Informationen

Die Erfindung betrifft eine Anordnung zur Resynchronisierung von digitalen Informationen mit η (wobei η eine ganze Zahl größer als Null ist) Eingangsschaltungen, die jeweils mit einer ersten Eingangsklemme zum Empfangen der Binärdaten in serieller Form mit der Taktfrequenz von an einer zweiten Eingangsklemme empfangenen Taktsignalen und mit einer ersten Ausgangsklemme zum Abgeben der resynchronisierten Daten mit der Taktfrequenz eines lokalen Taktgebers versehen sind und jeweils einen Eingangsspeicher enthalten, dessen Dateneingang mit der ersten Eingangsklemme verbunden ist, dessen Ausgang mit der Ausgangsklemme verbunden ist und an den eine Schaltung für Schreibadreß-

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codegruppen, die mit der Taktfrequenz der empfangenen Taktsignale fortgeschaltet wird, und eine Schaltung für Leseadreßcodegruppen, die mit der Taktfrequenz des lokalen Taktgebers fortgeschaltet wird, angeschlossen sind.

Wichtige Verwendungszwecke einer solchen Anordnung liegen auf dem Gebiet der Fernsprechtechnik, insbesondere wenn sie in einer Fernsprechzentrale für zeitmultiplexierte Kanäle benutzt wird, vgl. beispielsweise den Aufsatz "Realisation d'un interface de commutation MIC a faible dissipation" von A. Roche, M.A. Henrion und A. Coudray, der in der Zeitschrift SOCOTEL Nr. 51, Oktober 1975, erschienen ist. In dieser Anordnung ist jede Eingangsklemme mit einem Anschluß für aus codierten Impulsen bestehende Signale verbunden, die gemäß den Empfehlungen der CEPT in Rahmen organisiert sind. Zur Aufnahme eines Rahmens von Signalen ist der Eingangsspeicher in 8-bit-Wörtern organisiert: jedes in diesen Speicher eingegebene Wort muß einen Speicherplatz erhalten, der durch seine Position in dem Rahmen festgelegt ist. Das erfordert auf der Höhe jeder Eingangsklemme eine Synchronisierschaltung zum Festlegen der Position der Wörter in dem Rahmen.

In dieser bekannten Anordnung ist der Phasenjitter zwischen den empfangenen Taktsignalen und den Signalen des lokalen Taktgebers schlecht kompensiert. Er kann den Wert von zwei Wörtern, d.h. die Dauer von 16 bit nicht überschreiten.

Außerdem kann zum Vermeiden von Konflikten aufgrund eines

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gleichzeitigen Lesens und Schreibens das Lesen des Eingangsspeichers in einer oder in zwei Zeiten des Zyklus des lokalen Taktgebers erfolgen. Damit die gelesenen Daten immer zu denselben Zeitpunkten des Zyklus abgegeben werden, ist es erforderlich, zwei Parallel-Parallel-Register vorzusehen.

Die Erfindung schafft daher eine Anordnung zur Resynchronisierung von digitalen Informationen, die eine bessere Kompensation des Phasenjitters als die vorgenannte Anordnung gestattet und bei der das Vorhandensein der beiden Parallel-Parallel-Register nicht mehr unerläßlich ist.

Zu diesem Zweck ist eine Anordnung zur Resynchronisierung von digitalen Informationen gemäß der Erfindung dadurch gekennzeichnet, daß der Eingangsspeicher ein 1-bit-Worter-Speicher ist, an den eine Schreibschaltung zum Freigeben des Schreibens in wenigstens zwei Zeiten des Zyklus des lokalen Taktgebers und eine Leseschaltung zum Steuern des Lesens in einer anderen Zeit des Zyklus des lokalen Taktgebers angeschlossen sind,und daß eine Codegruppenabstandsschal tung vorgesehen ist, damit die Leseadreßcodegruppen und die Schreibadreßcodegruppen verschieden sind.

Ein Vorteil, den die Erfindung mit sich bringt, besteht darin, daß es nicht erforderlich ist, auf der Höhe jeder Eingangsklemme eine Synchronisierschaltung vorzusehen.Dieser Vorteil wird in einer Ausgestaltung der Anordnung nach der Erfindung zur Resynchronisierung von digitalen Informa-

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tionen deutlich, die mehrere Eingangsschaltungen enthält, wobei die Ausgänge der Eingangsspeicher der Eingangsschaltungen mit der ersten Ausgangsklemme über eine durch den lokalen Taktgeber gesteuerte Multiplexierschaltung verbunden sind und wobei die Daten in Rahmen angeordnet und durch Rahmencodegruppen markiert sind. In dieser Ausgestaltung enthält die Anordnung zur Resynchronisierung von Informationen eine sequentielle Synchronisierschaltung,die mit einem Rahmenverriegelungscodegruppendetektor zusammenwirkt, der mit den Eingangsschaltungen über die Multiplexierschaltung verbunden ist, eine sequentielle Identifikationscodegruppenschaltung zum Abgeben der Identifikations· codegruppen der resynchronisierten Daten an einer zweiten Ausgangsklemme und einen Speicher zur Aufnahme der Informationen, die die Zustände der sequentiellen Schaltungen betreffen, wobei die Adressierungscodegruppen dieses Speichers durch den lokalen Taktgeber in Übereinstimmung mit den Steuersignalen der Multiplexierungsschaltung gebildet werden.

Es ist zu erkennen, daß der vorgenannte Vorteil eine grosse Einsparung an Schaltungen mit sich bringt, da in dem Fall des in dem Aufsatz vorgesehenen Verwendungszwecks nur eine einzige Synchronisierschaltung erforderlich ist, während es in der beschriebenen Anordnung acht oder sechzehn s ind.

Mehrere Ausführungsbeispiele der Erfindung werden im folgenden unter Bezugsnahme auf die beigefügten Zeichnungen

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näher beschrieben. Es zeigen:

Fig. 1 eine Anordnung nach der Erfindung zur

Resynchronisierung,

Fig. 2 die Organisation der Rahmen von zu empfangenden Signalen,

Fig. 3 ein Zeitdiagramm zur Erläuterung der Betriebsweise der Schreibschaltung in dem Fall, in welchem die Taktfrequenz der empfangenen Daten größer ist als die Taktfrequenz des lokalen Taktgebers,

Fig. 4 ein Zeitdiagramm zur Erläuterung der Betriebsweise der Schreibschaltung in dem Fall, in welchem die Taktfrequenz der empfangenen Daten kleiner ist als die Taktfrequenz des lokalen Taktgebers,

Fig. 5 ausführlich die Schreibschaltung,

Fig. 6 ein Zeitdiagramm, das veranschaulicht,

wie eine Rahmenwiederholung erfolgt,

Fig. 7 ein Zeitdiagramm, das veranschaulicht,

wie ein Rahmensprung erfolgt,

Fig. 8 ein Zustandsdiagramm der sequentiellen

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Synchronisierschaltung,

Fig. 9 eine weitere Ausführungsform der Schreib

schaltung, und

Fig. 10 ein Zeitdiagramm zur Erläuterung der Betriebsweise der Schreibschaltung von Fig. 9.

Die Resynchronisieranordnung, von der in diesem Beispiel die Rede ist, wird benutzt, um mit einer Fernsprechzentrale mit Zeitmultiplexierung zusammenzuarbeiten. Eine solche Zentrale ist in dem Aufsatz "Reseau de connexion pour grands centres temporels" von P. Voyer, A. Regnier, K. Kevorkian und J. P. Lager beschrieben, der in der Zeitschrift "COMMUTATION et ELECTRONIQUE", Nr. 49, April 1975, erschienen ist. Die Resynchronisieranordnung dient als Vermittlungsinterface, wie es in dem Aufsatz angegeben ist.

Die in Fig. 1 gezeigte Anordnung enthält η Eingangsschaltungen CEl, CE2, ..., CEn, die jeweils für einen Anschluß für Signale aus codierten Impulsen, also einen PCM-Ansohluß Jl, J2, ..., Jn bestimmt sind. Die Signale an diesen Anschlüssen sind gemäß den Empfehlungen der CEPT in Rahmen TRM organissiert, wie es in Fig. 2 gezeigt ist. Jeder Rahmen enthält zweiunddreißig Zeitintervalle ITO, ITl, IT2, ..., ΙΤ31, von denen jeder eine Dauer zum seriellen Übertragen von 8 bit hat. Das Zeitintervall ITO wird benutzt, um in jedem zweiten Rahmen (den Rahmen TRM(n) und TRM(n+2) ) eine Rahmenverriegelungscodegruppe zu übertragen, die aus der Bit-

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folge "xOOllOll" besteht, wobei das durch χ dargestellte Bit bedeutet, daß sein Wert nicht zu berücksichtigen ist, und in dem anderen Rahmen TRM(n+l) aus der Bitfolge "xlxxxxxx". Es ist zu erkennen, daß in letzterem Fall allein das zweite Bit signifikant ist. Jedes Zeitintervall, das in aufeinanderfolgenden Rahmen denselben Platz einnimmt, legt einen Kanal fest-.

Die über die Anschlüsse Jl, J2, ..., Jn übertragenen Daten sind in dem bekannten Code HBD3 codiert und es ist zweckmäßig, sie in den Binärcode umzuwandeln, bevor sie den Eingangsschaltungen zugeführt werden. Zu diesem Zweck sind Codeumsetzer TCl,TC2, ..., TCn vorgesehen. Diese Codeumsetzer geben an einem ersten Ausgang, der mit einer ersten Eingangsklemme El, E2, ..., En der Eingangsschaltungen CEl, CE2, ..., CEn verbunden ist, die in den Binärcode umgesetzten Signale und an einem zweiten Ausgang, der mit einer zweiten Eingangsklemme El', E2', ..., En' verbunden ist, wiederhergestellte Taktsignale, d. h. Signale, die mit den Eingangssignale synchron sind, ab.

An der Klemme Sl erscheinen die Daten parallel mit der Taktfrequenz, die durch den Taktgeber H der Zentrale festgelegt ist, mit der die ReSynchronisieranordnung zusammenarbeiten soll. Die ttesynchronisierten Daten sind für einen Eingangszeitkoppler CTE bestimmt.

Die Eingangsschaltungen CEl, CE2, ..., CEn haben den gleichen Aufbau und deshalb wird lediglich die Schaltung CEl ausführlich beschrieben. Diese Schaltung ist auf einem

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Speicher ME aufgebaut. Für das Einschreiben in diesen Speicher wird eine Schreibadreßcodegruppenschaltung benutzt, die aus einem Zähler CW gebildet ist, und für das Lesen wird eine Leseadreßcodegruppenschaltung benutzt, die aus einem Zähler CR gebildet ist. Der Zähler CW zählt die Impulse des an die Eingangsklemme El¹ angelegten Signals und der Zähler CR zählt die, die der lokale Taktgeber H liefert. Der Speicher enthält eine Schreib-/Lesesteuereinheit RW. Die an diese Steuereinheit anzulegenden Signale müssen mit denjenigen kohärent sein, die an einen Adreßcodeselektor SEL angelegt werden, der aufgrund der durch die Zähler CW und CR gelieferten Codegruppen die passende Codegruppe an die Adreßcodegruppeneingänge A des Speichers ME abgibt.

Gemäß der Erfindung ist der Speicher ME ein Speicher für 1-bit-Wörter, an den eine Schreibschaltung WR zum Freigeben des Schreibens in wenigstens zwei Zeiten TWl und TW2 (vgl. Zeile hl in den Fig. 3 und 4) des Zyklus des lokalen Taktgebers, dessen Dauer gleich T ist, und eine Leseschaltung zum Steuern des Lesens in einer anderen Zeit TR des Zyklus des lokalen Taktgebers angeschlossen sind. Diese Leseschaltung besteht aus einem Schieberegister CD, dessen Eingang mit dem Ausgang des Speichers ME verbunden ist und der Verschiebesignale sr empfängt, die auf einem Draht SR vorhanden sind. Diese Signale sr entsprechen, wie es aus den Fig. 3 und 4 ersichtlich ist, den Lesezeiten TR.

Außerdem ist eine Codegruppenabweichungsschaltung SC vorgesehen, die eine gegenseitige Annäherung oder Entfernung

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der durch die Zähler CW und CR gelieferten Codegruppen feststellt und auf einen der Zähler (den Zähler CR in diesem Beispiel) derart einwirkt, daß eine gewisse Abweichung zwischen diesen beiden Codegruppen gelassen wird.

Auf diese Weise werden die Daten in dem Speicher ME bitweise entsprechend ihrer Zuführung zu dem Eingang E aufgezeichnet. Da aber der Koppler CTE die Daten in Form von Oktaden (8-bit-Bytes) parallel annimmt, nimmt das Schieberegister CD eine Serienparallelumwandlung der aus dem Speicher kommenden Daten vor. Die parallelen Ausgänge des Registers CD sind mit dem Koppler CTE über einen Multiplexer MUXl, der Teil einer Multiplexierschaltung CMX ist, und über ein Pufferregister REG verbunden.

Während eines Multiplexierzyklus wird der Ausgang des Multiplexers MUXl der Reihe nach mit den verschiedenen Ausgängen der Schieberegister verbunden, die in verschiedenen Schaltungen CEl, CE2, ..., CEn enthalten sind. Die Steuersignale des Multiplexers MUXl stammen aus dem Taktgeber H.

In einer zweiten Ausgestaltung der Erfindung enthält die Resynchronisieranordnung eine sequentielle Identifikationscodegruppenschaltung CID, eine sequentielle Synchronisierschaltung CSS, die mit einem Rahmencodegruppendetektor DCT zusammenwirkt, und einen Speicher M zur Aufnahme der Informationen bezüglich der Zustände dieser sequentiellen Schaltungen, wobei die Adreßcodegruppen des Speichers M durch den Taktgeber H in Übereinstimmung mit den Steuersignalen

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der Multiplexierschaltung CMK erzeugt werden.

An dem Ausgang des Speichers M ist ein Register REG* vorgesehen, dessen Ausgänge mit den Drähten ITKO bis ITK5 verbunden sind. Diese Drähte bilden den Ausgang S2 der Anordnung nach der Erfindung und sie übertragen die Information bezüglich der Identifikationscodegruppen, die das Zeitintervall oder den Kanal festlegen, zu dem die in dem Register REG enthaltene Oktade gehört. Die beiden Register REG und REG' werden synchron gesteuert, so daß die Oktade und ihre Identifikationscodegruppe gleichzeitig zu dem Zeitschalter CTE übertragen werden.

Im folgenden wird ausführlich die Betriebsweise der Resynchronisieranordnung erläutert.

1) Schreibschaltung

Die in Fig. 5 ausführlich dargestellte Schreibschaltung besteht vor allem aus zwei D-Kippschaltungen 1 und 2. Diese Kippschal tungen übertragen unter der Einwirkung einer ansteigenden Planke des an ihren Eingang H angelegten Signals das an ihrem Eingang D anliegende Digitalsignal zu ihrem Ausgang. Der Ausgang Ql der Kippschaltung 1 ist mit dem Eingang D der Kippschaltung 2 verbunden. Die Ausgänge Q2 und Q2 der Kippschaltung 2 sind mit den ersten Eingängen von zwei UND-Schaltungen 3 bzw. 4 verbunden, deren Ausgänge mit den beiden Eingängen einer ODER-Schaltung 5 verbunden sind. Der Ausgang der ODER-Schaltung 5 bildet den Ausgang SW der Schaltung WR. Die zweiten Eingänge der UND-Schaltungen 3 und 4 empfangen über Drähte SWl bzw. SW2

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die Signale swl bzw. sw2, die jeweils einem der Schreibzeiträume TWl und TW2 entsprechen. Die durch die Verknüpfungsschaltungen 3,4 und 5 gebildete Schaltung bildet in gewisser Weise eine Verzweigungsschaltung, die durch das Ausgangssignal der Kippschaltung 2 gesteuert wird. Der Verlauf dieser Signale ist in den Fig. 3 und 4 in den Zeilen swl und sw2 dargestellt. Der Eingang H der Kippschaltungen 1 und 2 ist mit dem Ausgang einer durch 4 teilenden !Frequenzteilerschaltung verbunden, die die Bezugszahl 6 trägt, während der Eingang H der Kippschaltung 2 mit dem Ausgang eines Inverters 7 verbunden ist, dessen Eingang mit dem Ausgang der Teilerschaltung 6 verbunden ist. Der Eingang der Teilerschaltung 6 empfängt die an die Eingangsklemme El¹ angelegten wiederhergestellten Taktsignale und der Eingang D der Kippschaltung 1 empfängt Signale, die auf einem Draht CE vorhanden sind, der mit dem Ausgang des Taktgebers H verbunden ist.

Es ist bekannt, daß die D-Kippschaltungen schlecht reagieren, wenn Flanken von Signalen gleichzeitig an ihren Eingängen D und H vorkommen, wobei das Signal an ihrem Ausgang für eine gewisse Zeit schlecht definierte oder schwingende Werte annehmen kann. Dieses Verhalten wird als Glitch-Erscheinung bezeichnet. Die Schreibschaltung WR, die in Fig. 5 gezeigt ist, gestattet, die schädlichen Auswirkungen dieser Erscheinung zu vermeiden.

Es wird nun anhand der Fig. 3 und 4 die Betriebweise der Schreibschaltung erläutert. In diesen Figuren ist das Be-

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zugszeichen der Zeilen das der Signale, die sie darstellen.

Fig. 3 bezieht sich auf den Fall, in welchem die Taktfrequenz der empfangenen Daten größer ist als die Taktfrequenz des lokalen Taktgebers. Die Zeile ht zeigt die Verteilung der Schreibzeiten TWl und TW2 und den Schreibzeitraum TR innerhalb eines Taktzyklus, dessen Dauer gleich T ist. In der Zeile ce ist ein Signal dargestellt, das von dem Taktgeber H geliefert wird und dessen Periode gleich T ist. Dieses Signal hat den Digitalwert "l" für eine Zeitspanne, die ein wenig vor dem Zeitraum TWl beginnt und ein wenig später endet. Die Zeile el zeigt eine Folge von Bits eb(i) bis ebCi+3) und eb(j) bis eb(j+4). Diese Bits werden an der Klemme El empfangen. Das Signal ed, das mit dem Erscheinen dieser Bits synchron ist, hat eine Periode, die gleich dem Vierfachen der Dauer eines Bits ist. Das in der Zeile ed dargestellte Signal ist das gleiche Signal, aber komplementär.In den Zeilen swl, sw2 und sr sind Impulse dargestellt, die mit den Schreibund Lesezeiten TWl, TW2 und TR übereinstimmen. In Fig. 3 ist außerdem ein Zeitmaßstab t aufgetragen, der zum Markieren der Zeitpunkte bestimmt ist, welche für die Erläuterung benutzt werden.

So liegt am Zeitpunkt ti gleichzeitig eine Elanice des Signals ce, das an den Eingang D der Kippschaltung 1 angelegt ist, und eine Planke des Signals ed, das an den Eingang H angelegt ist. Es liegen dann die Bedingungen vor,

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unter denen die Glitch-Erscheinung auftreten kann. Während einer Zeit τ ist das Signal ql an dem Ausgang der Kippschaltung unbestimmt. Das ist in Fig. 3 durch eine schraffierte Zone dargestellt. Nach dieser Zeit nimmt es einen beliebigen Wert "1" oder "0" an. In dem in Fig. 3 dargestellten Fall nimmt es den Wert "1" an. Auf den Zeitpunkt t2 fällt eine ansteigende Planke des Signals ed, so daß an dem Ausgang der Kippschaltung 2 das Signal q2 den Wert des Signals ql annimmt, also den Wert "1". Es ist deutlich zu erkennen, daß die ansteigende Planke des Signals ed erst in einem Zeitpunkt erfolgt, der hinter demjenigen liegt, in welchem die Glitch-Erscheinung auftritt.

In dem in Fig. 3 dargestellten Fall hatte das Signal q2 vor dan Zeitpunkt ti den Wert "0". Die UND-Schaltung 3 (Fig.5) war geschlossen und die UND-Schaltung 4 war geöffnet. An dem Ausgang SW der Schreibschaltung wurde das Signal sw abgegeben, welches kein anderes als das Signal swl war. In dem Zeitpunkt t2 erfolgt eine Änderung des Wertes des Signals q2. Das hat zur Folgt, daß das Signal sw das Signal sw2 ist, so daß in einem Taktzyklus zwei Einschreibungen in den Speicher ME zu den Zeiten TWl und TW2 erfolgen.

Da die Taktfrequenz der empfangenen Daten größer ist als die Taktfrequenz des lokalen Taktgebers,wird die ansteigende Flanke des Signals ed, die der abfallenden Flanke des Signals ce zur Zeit ti entsprach, schließlich der ansteigenden Flanke dieses Signals in dem Zeitpunkt t3 entsprechen. Auch zu dieser Zeit wird die Glitch-Erscheinung auftreten, was durch die schraffierte Zone angegeben ist.

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Wenn zugelassen wird, daß das Signal ql schließlich den Wert "O" in dem Zeitpunkt t4 annimmt, in welchem ein ansteigender Übergang des Signals ed vorkommt, nimmt das Signal q2 den Wert ¹¹O" an, was zur Folge hat, daß die Impulse des Signals swl an dem Ausgang SW der Schreibschaltung erscheinen. Es ist deutlich zu erkennen, daß die Impulse an dem Ausgang SW jeweils einem an der Klemme El vorhandenen Bit entsprechen. So gestattet der Impuls p(i) das Aufzeichnen des Bits eb(i), der Impuls p(i+l) das Aufzeichnen des Bits eb(i+l), usw.

Fig. 4 bezieht sich auf den Fall, in welchem die Dauer der Bits größer als die Dauer T eines Taktzyklus des lokalen Taktgebers ist. Die Zeile el zeigt eine Aufeinanderfolge von Bits eb(k), ..., eb(k+7), die diesem Fall entsprechen. Wenn in dieser Figur vor dem Zeitpunkt tlO, in welchem eine Planke des Signals ed vorkommt, der Wert des Signals ql an dem Ausgang der Kippschaltung 1 gleich "1" ist, ebenso wie der Wert des Signals q2 an dem Ausgang der Kippschaltung 2,bedeutet das somit, daß das Ausgangssignal der Schreibschaltung das Signal sw2 ist. In dem Zeitpunkt tlO, in welchem eine ansteigende Planke des Signals ed erfolgt, ist zu erkennen, daß dieser Übergang in einem Zeitpunkt erfolgt, in welchem das Signal ce den Digitalwert "1" hat. Das Signal an dem Ausgang der Kippschaltung 1 behält dann den Wert ¹¹I". Es erfolgt somit keine Änderung in der Betriebsweise. Auf den. Zeitpuntk tll fallen gleichzeitig Planken der Signale ed und ce. Es besteht dann die Gefahr des Auftretens der Glitch-Erscheinung. Die Zeit, in welcher diese Erscheinung auftreten kann,

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ist wie in Fig. 3 durch eine schraffierte Zone dargestellt. Wenn diese Zeitspanne abgelaufen ist, wird angenommen, daß das Signal ql den Wert "0" annimmt. Wenn eine ansteigende Planke des Signals ed" auf den Zeitpunkt tl2 fällt, nimmt das Signal q2 den Wert ¹¹O" an und es wird dann an dem Ausgang der Schreibschaltung das Signal swl abgegeben.

In diesem Fall ist zu erkennen, daß kein Einschreiben in einem Zyklus der Zeit T des lokalen Taktgebers erfolgt ist, die mit T bezeichnet wird.

2) Codegruppenabweichungsschaltung

In diesem beschriebenen Beispiel wird ein Speicher für 512 1-bit-Wörter benutzt, was der Anzahl der Bits entspricht, die in zwei Rahmen aus zweiunddreißig Kanälen enthalten sind, welche durch die 8-bit-Zeitintervalle gebildet werden. Zum Adressieren dieses Speichers sind 9-bit-Codegruppen erforderlich.

Die Codegruppenabweichungsschaltung SC enthält zwei Decodierer DW und DR. Die Eingänge dieser Decodierer sind mit den Ausgängen der Zähler CW und CR verbunden, die die Schreib- und Leseadreßcodegruppen an den Speicher ME abgeben, und ein Eingang dieser Decodierer ist mit dem Ausgang einer der zusätzlichen Stufen EW und ER verbunden, die an die Zähler CW bzw. CR angefügt sind. Diese Decodierer haben die Aufgabe, ein Markierungssignal repw bzw. repr zu liefern. In den Fig. 6 und 7 ist diese Markierung durch schwarze Rechtecke dargestellt. So zeigt die erste Linie cw von Fig. 6 den Inhalt des Zählers CW₃, der sich von 0 bis

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511 ändert. In dem Teil unter dieser Linie sind Unterteilungen dargestellt, um zwei Bitgruppen voneinander zu unterscheiden, d. h. diejenigen, die durch eine von 0 bis 255 gehende Adreßcodegruppe in Schreibanordnung sind, und diejenigen, die durch eine von 256 bis 511 gehende Adreßcodegruppe geordnet sind. Diese beiden Gruppen entsprechen jeweils der Anzahl der Bits, die in einem Rahmen enthalten sind. Die Codegruppenmarkierung repw erscheint am Ausgang des Decodierers ein wenig vor dem Zeitpunkt,in welchem der Inhalt des Zählers CW zum zweiten Mal den Binärwert erreicht, der 511 äquivalent ist.

In der zweiten Zeile er der Fig. 6 und 7 sind dieselben Angaben aufgetragen, dieses Mal aber in bezug auf den Zähler CR. Hier trägt das von dem Decodierer DR gelieferte Signal das Bezugszeichen repr. Wenn eine Gleichzeitigkeit vorliegt, liefert eine UND-Schaltung AN ein Signal An mit dem Wert "1", das in einer Kippschaltung BM aufgezeichnet wird, die Teil eines Registers REG¹ ist. Dann wird dieses Signal mit dem Wert "1" an den Änderungseingang des Zählers CR angelegt, so daß der Inhalt des Zählers, der unmittelbar vor dem Anliegen dieses Signals 111111111 war, infolge eines Signals mit dem Wert ¹¹O", das ständig an den Eingang der Kippschaltung hohen Stellenwertes des Zählers CR angelegt ist, zu 011111111 wird. Der Dezimalinhalt wird bei dem nächsten Auftreten des Zählsignals den Wert 256 (lOOOOOOOO) annehmen.

Fig. 6 zeigt den Fall, in welchem der Zähler CR schneller zählt als der Zähler CW.

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Es kann nur das gelesen werden, was zuvor in den Speicher ME eingeschrieben worden ist. Wenn sich der Zähler CR von 0 bis 255 ändert, wird deshalb das gelesen, was eingeschrieben wurde, als sich der Zähler CW von 0 auf 255 geändert hatte. Das ist in den Fig. 6 und 7 durch Pfeile dargestellt, die von links nach rechts und von oben nach unten gerichtet sind. Fig. 6 zeigt deutlich, daß das Erscheinen des Signals an ein zweites Lesen der Bits verursacht, die durch TRR dargestellt sind und gespeichert worden waren, als sich der Zähler CW von 255 auf 511 geändert hatte.

In Fig. 7 ist der gegenteilige Fall dargestellt, d. h. der Fall, in welchem der Zähler CR weniger schnell zählt als der Zähler CW. In diesem Fall wird der Gegenwert von einem Rahmen übersprungen, was durch TRS in Fig. 7 angegeben ist.

Deshalb sind, egal um welchen Fall es sich handelt, die beiden Codegruppen, die von den Zählern CR und CW geliefert werden, nach einer Feststellung der Koinzidenz der beiden Markierungen repw und repr durch einen Wert von 256 getrennt.

3) Synchronismussuche

Die verschiedenen digitalen Proben oder Abtastwerte, die dem Eingangszeitkoppier CTE zugeführt werden, müssen kohärent sein, d. h. einem genau definierten Zeitintervall und nicht jedem zweiten entsprechen. Infolge der Multiplexierung, die durch die Schaltung CMX vorgenommen wird, sollen die in dem Register CD enthaltenen Daten in dem Augenblick korrekt sein, in welchem der Multiplexer das Register CD

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mit dem Eingangszeitkoppler in Verbindung bringt. Es dürfen in diesem Augenblick in dem Register CD beispielsweise nicht sowohl Daten, die einem Zeitintervall entsprechen,als auch Daten, die dem nächsten Zeitintervall entsprechen, enthalten sein. Da der Taktgeber, der die Multiplexierschaltung CMX steuert, derselbe Taktgeber ist, der den Zähler CR fortschaltet, wird auf letzteren eingewirkt, damit in dem Zeitpunkt, in welchem eine Verbindung zwischen dem Register CD der Schaltung CEl beispielsweise mit dem Koppler CTEl besteht, die in diesem Register CD enthaltenden 8 bit einem einzigen Zeitintervall entsprechen.

Zu diesem Zweck wird der Rahmenverrriegelungscodegruppendetektor benutzt, der über einen Draht CS ein Signal es mit dem Digitalwert "1" abgibt, wenn die Rahmenverriegelungscodegruppe in dem Register CD enthalten ist. Ein Inverter 13 gibt über einen Draht CS das komplementäre Signal es ab. Der Ausgang des Detektors ist mit einem Eingang der sequentiellen Schaltung CSS verbunden, die über drei Ausgangsdrähte PSYT', SYTl* und SYTO¹ drei Signale abgibt, welche den Zustand dieser Schaltung angeben. Fig.8 zeigt die verschiedenen Zustände, die diese Schaltung annehmen kann.

Jeder Zustand ist durch eine dreistellige Zahl dargestellt, die von einem Kreis umgeben ist. Die erste Stelle, die sich links befindet, stellt den Digitalwert des Signals psyt¹ dar, das auf dem Draht PSYT¹ verfügbar ist, der mit dem Ausgang der Schaltung CSS verbunden ist, die zweite den Digitalwert des auf dem Draht SYTl¹ verfügbaren Signals sytl¹ verfügbaren Signals und die dritte den Digitalwert des auf dem

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Draht SYTO¹ verfügbaren Signals sytO. Die auf diesen Drähten PSYT¹, SYTl¹ und SYTO¹ vorhandenen Signale werden in dem Speicher M an einem bestimmten Speicherplatz, der einer der Eingangsschaltungen CEl, ..., CEn entspricht, in dem Zeitpunkt, in welchem die Multiplexierschaltung CMX eine dieser Schaltungen mit dem Koppler CTE in Verbindung bringt, gespeichert. Auf diese Weise enthält das Register REG, das mit dem Ausgang des Speichers M verbunden ist, in gewissen Positionen die Werte von Signalen, die während eines vorangehenden Zyklus auf den Drähten PSYT¹, SYTl¹ und SYTO¹ vorhanden waren. Diese Werte werden auf den Drähten PSYT, SYTl und SYTO verfügbar gemacht. Von folgenden verschiedenen Variablen hängt der Zustand der Schaltung CSS ab:

- itO, die den Digitalwert "1" annimmt, wenn von den in dem Register CD enthaltenen Bits anzunehmen ist, daß sie zu dem Zeitintervall ITO (vgl. Fig. 2) eines Rahmens gehören ;

- it32, die den Digitalwert "1" annimmt, wenn von den in dem Register CD enthaltenen Bits anzunehmen ist, daß sie zu dem Zeitintervall ITO des nächsten Rahmens gehören;

- es, die den Digitalwert "0" annimmt, wie es oben dargelegt worden ist, wenn die Rahmencodgruppe in dem Register CD enthalten ist;

- eb2, die den Digitalwert "1" in jedem zweiten Rahmen annimmt, wenn die Rahmencodegruppe nicht in dem Intervall ITO enthalten ist; und

- psyt, S3^rtl, sytO, welches die Variablen des vorherigen Zustands sind, die aus dem Speicher M stammen.

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Die verschiedenen Zustände der Schaltung CSS, die in Fig. 8 gezeigt sind, tragen die Bezugszahlen 10, 11, 12, 13, 14, 15, 16 und ¹"⁷. Die Bezugszahl 10 zeigt den Zustand, der einen Synchronismusverlust angibt, d.h. der bedeutet, daß die Rahmencodegruppe gesucht werden muß.

Ab diesem Zustand 10 erfolgt, wenn die Rahmencodegruppe gefunden ist, d. h. wenn gilt es - 1, der Übergang in den Zustand 11. Wenn nicht, verbleibt es bei dem Zustand 10. Wenn man sich in dem Zustand 10 befindet, gilt sytl¹ = sytO' = 1. Deshalb gibt eine NAND-Schaltung N3, von welcher drei Eingänge mit den Drähten SYTO bzw. SYTl bzw. CS~ verbunden sind und von welcher ein vierter Eingang mit einem Draht IT63 verbunden ist, über einen Draht SDB ein Signal sdb in Richtung des Zählers CR über einen Demultiplexer MUX4 ab, der Teil der Multiplexierschaltung CMX ist. Wenn dieses Signal aktiv ist, d. h. hier, wenn es den Digitalwert "0" hat, blockiert es den Zähler CR, so daß eine Verschiebung um ein Bit in dem Register CD erfolgt. Das Signal it63 auf dem Draht IT63 nimmt den Wert "l" an, wenn 64 Zeitintervalle ab einem als ITO angenommen Zeitintervall gezählt worden sind. Damit das Ausgangssignal der NAND-Schaltung N3 an den Zähler abgegeben wird, muß die Variable sdb folgende Gleichung erfüllen:

sdb = it63.syt0.sytl.es* (1)

In aufeinanderfolgenden Multiplexierzyklen wird daher dieses Signal sdb mehrmals an den Zähler CR abgegeben, so daß die Rahmencodegruppe schließlich in dem Register CD enthalten sein wird. In diesem Fall, es = 1, ist die Gleichung (l)

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nicht erfüllt und es erfolgt der Übergang in den Zustand 11. Dieser Zustand bleibt erhalten, bis das Signal it32 den Wert "1" annimmt, und der Wert eb2 wird überprüft. Wenn dieser gleich "1" ist, somit eb2.it32 = !,nähert man sich dem Synchronismus und es erfolgt der Übergang in den Zustand 12. Dagegen, wenn er gleich "θ" ist, was dann eb2.it32 =1 bedeutet, nimmt man an, daß man sich bei der Bestimmung der Rahmencodegruppe geirrt hat, d. h. daß man es mit einer Imitation der Rahmencodegruppe zu tun hatte. Es erfolgt dann der Übergang in den Zustand 10.

Wenn man in dem Zustand 12 ist, wartet man, daß das Signal itO den Wert "1" annimmt, und man prüft, ob die Rahmencodegruppe in dem Register CD enthalten ist. Wenn das der Fall ist, d. h. wenn gilt CS.ITO = 1 geht man in den Zustand

13 und allmählich, nach einem Taktz3'klus, in den Zustand

14 über. In dem Zustand 14 wird davon ausgegangen,daß Synchronismus vorliegt. Es wird dann geprüft, ob die Rahmencodegruppe in den Zeitintervallen enthalten ist, in denen itO = 1 gilt (in jedem zweiten Rahmen). Wenn die Rahmencodegruppe nicht in dem Register CD enthalten ist, was dann cs.itO = 1 bedeutet, geht man wieder von dem Zustand 12 in den Zustand 10 über.

Wenn man sich in dem Zustand 14 befindet und wenn die Rahmencodegruppe sich nicht in dem Register CD befindet, was dann cs.itO *= 1 bedeutet, geht man in den Zustand 15 über.

In dem Zustand 15 wird immer geprüft, ob die Rahmencodegruppe in dem Register enthalten ist, wenn gilt itO = 1. Wenn

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man diese Codegruppe wiederfindet, cs.itO =l-geht man wieder in den Zustand 14. Wenn man cs.itO =1 nicht wiederfindet, geht man in den Zustand 16 über.

In dem Zustand 16 wird dieselbe Prüfung ausgeführt, d. h, cs.itO = 1,· und man kehrt wieder in den Zustand 14 zurück, also cs.itO — 1. Dann geht man in den Zustand 17 über und bei dem nächsten Multiplexierzyklus geht man in den Zustand 10.

Die Schaltung CSS ist aus einem Festwertspeicher aufgebaut, der leicht in Abhängigkeit von dem oben dargelegten programmiert werden kann. Die folgende Tabelle gibt die Entsprechung zwischen den Eingangsvariablen und den Ausgangsvariablen an. Die sich in der Tabelle rechts befindenden Bezugszahlen bezeichnen die in Fig. 8 angegebenen Pfeile.

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TABELLE 1

Eingangsvariable	CS	itO	eb2	it32	psyt	sytl	sytO	Ausgangsvariable	sytl1	sytO1	Bezugs- zahlen (Fi2.8)
O	X	X	X	1	1	1	psyt1	1	1
1	X	X	X	1	1	1	1	1	0	20
X	X	X	0	1	1	0	1	1	0	21
X	X	0	1	1	1	O	1	1	1	22
X	X	1	1	1	1	0	1	0	1	23
X	0	X	X	1	0	1	1	0	1	24
O	1	X	X	1	0	1	1	1	1	25
1	1	X	X	1	0	1	1	0	0	26
X	X	X	X	1	0	0	1	0	0	27
X	0	X	X	0	0	O	0	0	0	28
1	1	X	X	0	0	0	0	0	0	29
O	1	X	X	0	0	0	0	0	1	30
X	0	X	X	0	0	1	0	0	1	31
1	1	X	X	0	0	1	0	0	0	32
O	1	X	X	0	0	1	0	1	0	33
X	0	X	X	0	1	0	0	1	0	34
1	1	X	X	0	1	0	0	0	0	35
O	1	X	X	0	1	0	0	1	1	36
X	X	X	X	0	1	1	0	1	1	37
1	38

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280363?

4) Identifikationscodegruppenschaltung CID Auf den Drähten ITKO, ITKl, ITK2, ITK3, ITK4, ITK5 erscheint in binärer Form die Identifikation oder Kennzeichnung des Abtastwertes, der dem Eingangszeitkoppler zugeführt wird. Diese Identifikation besteht darin, in bezug auf die Rahmencodegruppe das Intervall festzulegen, in welchem sich der Abtastwert befindet. So entspricht die Codegruppe "000000" dem Intervall ITO, die Codegruppe "000001" dem Intervall ITl. Eine solche Schaltung muß daher diese Codegruppen bei jedem Multiplexierzyklus um Eins erhöhen. Wenn jedoch der Synchronismus verlorengegangen ist, muß man auf diese Schaltung derart einwirken, daß die Ausgangscodegruppen korrekt sind. So ist, wenn man auf der Suche nach der Rahmencodegruppe ist, die Ausgangscodegruppe "000000". Wenn eine Rahmencodegruppe gefunden ist, macht man aus ihr "000001", und, wenn ein Rahmensprung auszuführen ist, gibt die Tabelle II die Entsprechung zwischen den Eingangs- und Ausgangsvariablen an.

Die Eingangsvariablen sind:

- itkO, itkl, itk2, itk3, itk4, itk5, die aus dem Register REG¹ stammen und auf den Drähten ITKO bzw. ITKl bzw.ITK2 bzw. ITK3 bzw. ITK4 bzw. ITK5 verfügbar sind;

- sdb, die durch die NAND-Schaltung N3 geliefert wird;

- sdt, die durch die Kippschaltung BM des Registers REG' geliefert wird; und

- cstR, die durch eine NAND-Schaltung N4 geliefert wird, deren Eingänge mit den Drähten SYTO bzw. SYTl bzw. CS verbunden sind.

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TABELLE II

σ ι οο

Eingangsvariable	itk4	itk3	itk2	itkl	itkO	sdb	cstR	sdt	Ausgangsvariable	itk4'	itk3'	itk2*	itkl1	itkO1	Beme rkungen	in:·	auf Null setzen
itk5	O	O	O	O	0	0	0	0	itk5f	0	0	0	0	1		Zählzyklus ο	auf Eins setzen
O	O	O	O	O	1	0	0	0	0	0	0	0	1	0	co CT.	man addiert zu dei
O	O	O	O	1	0	0	0	0	0	0	0	0	1	1	c:? .	Eingangscodegruppe die Zahl 32 (Rah-
O						r—			0							mensprung), zu wel
	1	1	1	1	0	0	0	0		1	1	1	1	1		cher zum Erhöhen des
1	1	1	1	1	1	0	0	0	1	0	0	0	0	0	Zählers eine Eins
1	X	X	X	X	X	1	0	0	0	0	0	0	0	0	addiert wird
X	X	X	X	X	X	0	1	0	0	0	0	0	O	1
X	1 .	1	1	1	■ 1	0	0	1	0	0	0	0	0	0
1	O	O	O	O	0	0	0	1	1	0	0	0	0	1
O	O	O	O	O	1	I ο	0	1	1	0	0	0	1	0
O									1
						Γ""-"
	1	1	1	1	0	0	0	1		1	1	1	1	1
O	1	1	rH	1	1	! °	0	1	1	0	0	0	0	0
O	O	O	O	O	0	I ο	0	1	0	0	0	0	0	1
1	O	O	O	O	1	1 0	0	1	0	Q	Q	Q- _		Q
1	1	1	1	1	0		0	1 X	0	1	1	1	1	1
1						0

- so - 280,037

Eine Codierschaltung CCD erzeugt die Signale itO, it32 und it63. Um das Signal itO zu erhalten, genügt es, die Codegruppe "000000" zu decodieren, die auf den Drähten ITK5 bis ITKO verfügbar ist, für das Signal it32 die Codegruppe "100000", und für das Signal it63 die Codegruppe "111111".

Vorstehend ist lediglich ein Ausführungsbeispiel beschrieben worden und es ist klar, daß im Rahmen der Erfindung verschiedene Änderungen vorgenommen werden können.

So kann die Schreibschaltung in anderer als in Fig. 9 dargestellter Weise ausgeführt werden. Die in Fig. 9 dargestellte Ausführungsform arbeitet nur zufriedenstellend, wenn die Glitch-Erscheinung gegenüber den Perioden von wiederhergestellten Signalen oder gegenüber den Signalen des lokalen Taktgebers eine kurze Dauer hat. Sie besteht vor allem aus einer Kippschaltung 40, die dieselbe Verzweigungsschaltung steuert, die in der in Fig. 5 gezeigten Schaltung enthalten ist, d. h. die durch die Verknüpfungsschaltungen 3, 4 und gebildete Schaltung. Der Eingang H dieser Kippschaltung ist mit dem Eingang El' und der Eingang D mit dem Draht CE verbunden.

Fig. 10 zeigt die Betriebsweise dieser Schaltung. Die Zeilen, die dieselben Bezugszeichen wie in den Fig. 3 und 4 tragen, haben dieselben Bedeutungen. Das Signal el¹ ist ein wiederhergestelltes Taktsignal, das mit dem Erscheinen der Bits eb(n) bis eb(n+4) synchron ist, welche auf der Höhe der Klemme el erscheinen. Die Zeitpunkte, in welchen sich

8 0 9 8 3 1/0868 ORi_QmL

"i: ^TC

der Wert des von der Kippschaltung 40 gelieferten Signals
q ändert, werden durch die ansteigenden Flanken de? Signals el* bestimmt, und der Wert des Signals q hängt von dem Uert ab, den in diesen Zeitpunkten das Signal ce hat. Dieses Signal q bestimmt, ob das Signal swl oder das Signal sw? an
dem Ausgang SW der Schreibschaltung WR vorhanden sein wird. In diesem letzteren Fall ist zu erkennen , daß die Glitch-Erscheinung in ihrer Zeitdauer nicht die Zeitspanne, τ '
übersteigen kann, die zwischen der Anstiegsflanke des Signals el' und der Anstiegsflanke des Signals swl verstreicht,

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Claims (8)

1. Patentanspruch e :

   1/ Anordnung zur Resynchronisierung von digitalen Informationen, mit "n" (wobei "n" eine ganze Zahl größer als Null ist) Eingangsschaltungen, die jeweils mit einer ersten Eingangsklemme zum Empfangen der binären Daten in serieller Form mit der Taktfrequenz der an einer zweiten Eingaffigsklemme empfangenen Takt signale und mit einer ersten Ausgangsklemme zum Abgeben der resynchronisierten Daten mit der Taktfrequenz eines lokalen Taktgebers versehen sind und jeweils einen Eingangsspeicher enthalten, dessen Dateneingang mit der ersten Eingangsklemme verbunden ist, dessen Ausgang mit der Ausgangsklemme verbunden ist und an den eine Schreibadreßcodegruppenschaltung, die mit der Taktfrequenz der empfangenen Taktsignale fortgeschaltet wird, und eine Leseadreßcodegruppenschaltung, die mit der Taktfrequenz des lokalen Taktgebers fortgeschaltet wird, angeschlossen sind, dadurch gekennzeichnet, daß der Eingangsspeicher ein Speicher für 1-bit-Wörter ist, an den eine Schreibschaltung zum Freigeben des Schreibens in wenigstens

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   zwei Zeiten des ZjfcLus des lokalen Taktgebers und eine Leseschaltung zum Steuern des Lesens in einer anderen Zeit des Zyklus des lokalen Taktgebers angeschlossen sindjund daß eine Codegruppenabweichungsschaltung vorgesehen ist, damit die Leseadreßcodegruppen und die Schreibadreßcodegruppen verschieden sind.
2. 2. Anordnung nach Anspruch 1, die mehrere Eingangsschaltungen enthält, bei denen die Ausgänge der Eingangsspeicher mit der ersten Ausgangsklemme über eine Multiplexierschaltung verbunden sind, die durch den lokalen Taktgeber gesteuert wird und für die die Daten in Rahmen angeordnet und durch Rahmencodegruppen markiert sind, dadurch gekennzeichnet, daß sie eine sequentielle Synchronisierschaltung enthält, die mit einem Rahmencodegruppendetektor zusammenwirkt, eine sequentielle Identifikationscodegruppenschaltung, die an einer zweiten Ausgangsklemme Identifikationscodegruppen der resynchronisierten Daten abgibt, und einen Speicher zur Aufnahme der Informationen bezüglich der Zustände der sequentiellen Schaltungen, wobei die Adressierungscodegruppen dieses Speichers durch den lokalen Taktgeber in Übereinstimmung mit den Steuersignalen der Multiplexierschalfcung erzeugt werden.
3. 3. Anordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Schreibschaltung aus einer ersten und aus einer zweiten Kippschaltung gebildet ist, wobei der Eingang für Kippsignale der ersten Kippschaltung mit der zweiten Eingangsklemme über eine Frequenzteilerschaltung verbunden ist,

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   2SQ3637

   während der Eingang für Kippsignale der zweiten Kippschaltung mit dem Ausgang der Frequenzteilerschaltung über einen Phasenschieber verbunden ist, und wobei der Dateneingang der ersten Kippschaltung mit dem lokalen Taktgeber verbunden ist, während der der zweiten mit dem Ausgang der ersten verbunden ist, und daß der Ausgang der zweiten Kippschaltung mit der Steuereinheit einer Verzweigungsschaüfcung verbunden ist, um an dem Ausgang der Schreibschaltung entweder einen Impuls abzugeben, der einem Schreibzeitpunkt entspricht, oder einen Impuls, der dem anderen Schreibzeitpunkt entspricht.
4. 4. Anordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Sehreabschaltung aus einer Kippschaltung aufgebaut ist, deren Eingang für Kippsignale mit der zweiten Eingangsklemme verbunden ist, deren Eingang für Datensignale mit dem lokalen Taktgeber verbunden ist und deren Ausgang mit der Steuereinheit einer Verzweigungsschaltung verbunden ist, um an dem Ausgang der Schreibschaltung entweder einen Impuls abzugeben, der einem Schreibzeitpunkt entspricht, oder einen Impuls, der dem anderen Schreibzeitpunkt entspricht.
5. 5. Anordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Leseschaltung ein Register enthält, das aus wenigstens einer Kippschaltung gebildet ist, deren Dateneingang mit dem Ausgang des Eingangsspeichers verbunden ist und deren Eingang für Aufzeichnungssignale Signale empfängt, welche den Lesezeiten entsprechen.

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   28Q3637
6. 6. Anordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die sequentielle Synchronisierschaltung aus einem Festwertspeicher gebildet ist.
7. 7. Anordnung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die sequentielle Identifikationscodegruppen schaltung aus einem Festwertspeicher gebildet ist.
8. 8. Anordnung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die Codegruppenabweichungsschaltung zwei Decodierer enthält, die mit der Leseadreßcodegruppenschaltung bzw. mit der Schreibadreßcodegruppenschaltung verbunden sind, und eine UND-Schaltung, die an eine der beiden Adreßcodegruppenschaltungen ein Signal abgibt, wenn ein Signal an den Ausgängen der Decodierer vorhanden ist, wobei dieses Signal dazu bestimmt ist, die Adreßcodegruppen· schaltung eine vorbestimmte Codegruppe aufnehmen zu lassen.

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