SU1202057A1 - Устройство дл исправлени ошибок в кодовой комбинации - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ ИСПРАВЛЕНИЯ ОШБОК В КОДОВОЙ KOMBHHAUHli, содержащее первьш ключ, последовательно соединенные блок обнаружени  ошибок, второй ключ и элемент ilTM, а также первый накопитель, первьп, второй и третий сумматоры по модулю два, отличающеес  тем,что, с целью обеспечени  исправлени  ошибок любой кратности, в него введены счетчик адресов, первьй, второй и третий коммутаторы, второй накопитель , дополш1тельные сумматоры по модулю два, дополнительные блоки обнаружени  ошибок и дополнительные ключи, выходы которых соединены с соответствующими входами элемента ИЛИ, выход которого  вл етс  выходом устройства, а также дешифратор служебных слов, дешифратор номера ошибки и регистр сдвига, вход которого  вл етс  входом устройства, а выходы разр дов соединены с входами дешифратора служебных слов, первьй выход которого соединен с управл ющим входом первого ключа, тактовый вход которого объединен с тактовым входом регистра сдвига и  вл етс  входом тактовой частоты, второй выход дешифратора служебных слов соединен с управл ющими входами первого и третьего коммутаторов, третий выход - с первыми входами всех блоков обнаружени  ошибок, четвертый выход - с входом счетчика адресов, тактовьп вход которого соединен с выходом первого коммутатора, первый вход которого  вл етс  входом частоты считываш1 , второй вход первого кoм fyтатopа соединен с выходом первого ключа и информационным входом второго коммутатора, управл ющий вход которого соединен с п тым выходом дешифратора служебных слов, первьй и второй выходы второго комi мутатора соединены соответственно с тактовыми входами первого и второСЛ го накопптелей, адресные входы которых объединены и соединены с выходом счетчика адресов, выход последнего разр да регистра сдвига соединен с информационными входами первого и второго накопителей и первым входном N9 третьего коммутатора, второй вход О которого соединен с выходом второго накопител , выход первого накопител  to соединен с первыми входами первого, о второго, третьего и дополнительных СП сумматоров по модулю два, вторые входы второго, третьего и дополнительных сумматоров по модулю два соединен с выходами дешифратора номера ошибки, первьп4 и второй входы которого соединены соответственно с выходами введенного счетчика ошибок и первого сумматора по модулю два, выход которого соединен также с входом счетчика ошибок, выход второго сумматора по модулю два соединен с вторыми входами второго ключа и блока обнаружени  ошибок, выходы

Description

третьего и дополнительных сумматоров по модулю два соединены с вторыми входами дополнительных блоков обнаружени  ошибок и одними входами дополнительных ключей, другие пходы которых coeдинef ы с выходами соответствуюи;их дополнительных блоков обнаружени  ошибок.

1

Изобретение относитс  к электросв зи и может быть использовано в аппаратуре дискретной информации.

Цель изобретени  - обеспечение исправле 1и  оишбок любой кратности.

На чертеже представлена структурна  электрическа  схема устройства дл  исправлени  ошибок в кодовой комбинации.

Устройство содержит регистр 1 сдвига, деишфратор 2 служебных слов, первьй ключ 3, первьй коммутатор 4, второй коммутатор 5, счетчик 6 адресов , первьй накопитель 7, второй накопитель 8, счетчик 9 ошибок, первьй сумматор 10 по модулю два, третий коммутатор 11, дешифратор 12 номера ошибки, второй сумматор 13 по модулю два, третий сумматор 14 по модулю два, блок 15 обнаруже ш  ошибок, дополнительные блоки 16 обнаружени  ошибок , дополнительные сумматоры 17 по модулю два, второй ключ 18, дополнительные ключи 19, элемент ИЛИ 20.

Устройство дл  исправлени  ошибок в кодовой комбинации работает следующим образом.

Принимаема  информаци  в виде последовательности нулей и единиц проходит через регистр 1, которьш совместно с дешифратором 2 служит дл  распознавани  служебных слов в потр.ке кодированной информации и определени  их вида.

Восстановление пораженной кодовой комбинац1«1 в устройстве проводитс  в два этапа.

На первом этапе производитс  накопление обоих повторений кодовой комбинации в первом и втором накопи тел х 7 и 8 и подготовка к ее исправлению . Работу устройства удобно рассматривать с момента окончани  служебного слова, определ кидего начало первого повторени . В этот момент открываетс  первьй ключ 3, а второй

коммутатор 5 устанавливаетс  в таком положении, при котором тактова  частота поступает на тактовьй вход первого накопител  7, обеспечива  тем 5 самым запись в него первого повторени  кодовой комбинации. Одновременно тактова  частота поступает через перBbQi коммутатор 4 на счетчик 6, обеспечивающий последовательньй перебор 0 адресов  чеек первого и второго накопителей 7 и 8.

На врем  приема служебного слова первый ключ 3 закрываетс . , После окончани  служебного слова, определ ющего начало второго повторени  кодовой комбинации, второй коммутатор 5 переключаетс , обеспечива  запись второго повторени  кодовой комбинации во второй накопитель 8 и считывание ранее записанной информации из первого накопител  7. Одновременно с записью во второй накопитель 8, за счет того, что адресные входы

с первого и второго накопителей 7 и 8 подключены к одному и тому же счетчику 6, происходит синхронное считывание первого повторени  кодовой комбинации из первого накопител  7 и побитное сравнение ее первым сумматором 10 (выполн ющим в этом случае функции схемы сравнени ) с вторым повторением кодовой комбинации, поступающим на первьй сумматор 10 через третий коммутатор 11. В результате сравне ш  в местах несовпадени  битов первого и второго повторений кодовой комбинации первым сумматором 10 вырабатываютс  сигналы ошибок. Поскольку несовпадение одноименных

битов в первом и втором повторени х кодовой комбинации не дает однозначного ответа, в каком из повторений возникла ошибка, далее производитс  следуюцее. Сигналы ошибки подсчитываютс  счетчиком 9. Номер ошибки дешифруетс  дешифратором 12, функцией которого  вл етс  выработка упрасл ю щих воздействий на второй, третш и дополнительные сумматоры 13, 14 и 17 (используемые в этом случае как управл емые инверторы) в соответствии с таблицей. Таблица истинности построена дл  16-канального дешифратора номера ошибки. Таким образом, предпринимаетс  попытка направлени  первого повторе ни  кодовой комбинации (первое повторение выбрано произвольно; с точки зрени  возможности восстановлени  кодовой комбинации оба повторени  . вл ютс  равноправными) путем инвер тировани  битов, не совпадающих с одновременными битами второго повто рени , причем охватываютс  все возможные варианты искажени  первого повторени  кодовой комбинации, что неизбежно приводит к нахождению верного варианта исправлени . Проверка правильности исправлени  кодовой комбинации производитс  блоками 15 и 16 обнаружени  ошибок,  вл ющимис  упрощенными вариантами декодера и реагирующим лишь на правильно прин тую комбинацию. Таким образом, на первом этапе производитс  фиксаци  канала, в котором инвертирование битов в потенциальных местах возникновени  ошибок привело к вoccтaнoвлe шю данной конкретной кодовой комбинации. При этом открываетс  второй ключ 18 или соответствующий дополнительный ключ 19, подготавлива  тем самым возможность прохождени  восстановленной комбинации на выход. Вывод восстановленной комбинации по каналу, определенному на первом этапе, производитс  на втором этапе за врем  приема служебного слова, определ ющего начало первого повторе ни  очередной кодовой комбинации. С этой целью после приема этого служеб ного слова пер«ь1й ключ 3 закрываетс  первьй коммутатор 4 переключаетс  на частоту выдачи (номинал частоты определ етс  временем приема служебного слова и максимально возможным объемом информации в кодовой комбинации ) , а третий коммутатор 11 подключает к входу первого сумматора 10 выход второго накопител  8. Частота выдачи поступает на счетчик 6, управл ющий считыванием информации из первого и второго накопителей 7 и 8 (при этом имеетс  в виду, что информаци  в накопителе хра1штс  до тех пор, пока в него не будет записана нова , и при многократном считывании не разрушаетс ).Информаци  второго накопител  8 используетс  в этом слу чае д.а  нахождени  мест несовпадений с целью выработки сигналов ошибок в процессе синхронного считьшани  комбинации первого и второго повторений из первого и второго накопителей 7 и 8. При этом первое повторение кодовой комбинащш, проход  через сумматоры 13, 14 и 17, подвергаетс  тем же управл гацим воздействи м , что и на первом этапе, т.е. производитс  повторное восстановление комбинации с тем отличием, что на этом этапе оказываетс  открытым второй ключ 18 или один из дополнительных ключей 19, пропускающий восстановлелную комбинацию через элемент ИЛИ 20 на выход. После окончани  служебного слова jHa блоки 15 и 16 обнаружени  ошибки поступает импульс сброса, и процесс восстановлени  очередной кодовой комбинации повтор етс . Сброс счетчика 6 производитс  ак в начале, так и в конце каждого лужебного слова. Число каналов устройства завиит от суммарного числа ошибок, моущих возникнуть в обоих повтореи х кодовой комбинации, и определ тс  достоверностью передачи инфорации в системах св зи, в которых шанируетс  работа устройства, и аксимального объема информации в одовой комбинации.

- при любом сигнале на входе.

Claims (1)

1. УСТРОЙСТВО ДЛЯ ИСПРАВЛЕНИЯ ОШИБОК В КОДОВОЙ КОМБИНАЦИИ, содержащее первый ключ, последовательно соединенные блок обнаружения ошибок, второй ключ и элемент ИЛИ, а также первый накопитель, первый, второй и третий сумматоры по модулю два, отличающееся тем,что, с целью обеспечения исправления ошибок любой кратности, в него введены счетчик адресов, первый, второй и третий коммутаторы, второй накопитель, дополнительные сумматоры по модулю два, дополнительные блоки обнаружения ошибок и дополнительные ключи, выходы которых соединены с соответствующими входами элемента ИЛИ, выход которого является выходом устройства, а также дешифратор служебных слов, дешифратор номера ошибки и регистр сдвига, вход которого является входом устройства, а выходы разрядов соединены с входами дешифратора служебных слов, первый выход которого соединен с управляющим входом первого ключа, тактовый вход которого объединен с тактовым входом регистра сдвига и является входом тактовой частоты, второй выход дешифратора служебных слов соединен с управляющими входами первого и третьего коммутаторов, третий выход - с первыми входами всех блоков обнаружения ошибок, четвертый выход - с входом счетчика адресов, тактовый вход которого соединен с выходом первого коммутатора, первый вход которого является входом частоты считывания, второй вход первого коммутатора соединен с выходом первого ключа и информационным входом второго коммутатора, управляющий вход которого соединен с пятым выходом дешифратора служебных слов, первый и второй выходы второго ком- _ сз мутатора соединены соответственно ίβ с тактовыми входами первого и второго накопителей, адресные входы которых объединены и соединены с выходом счетчика адресов, выход последнего разряда регистра сдвига соединен с информационными входами первого и второго накопителей и первым входом третьего коммутатора, второй вход которого соединен с выходом второго накопителя, выход первого накопителя соединен с первыми входами первого, второго, третьего и дополнительных сумматоров по модулю два, вторые входы второго, третьего и дополнительных сумматоров по модулю два соединены с выходами дешифратора номера ошибки, первый и второй входы которого соединены соответственно с выходами введенного счетчика ошибок и первого сумматора по модулю два, выход которого соединен также с входом счетчика ошибок, выход второго сумматора по модулю два соединен с вторыми входами второго ключа и блока обнаружения ошибок, выходы

   SU ,,,, 1202057 третьего и дополнительных сумматоров по модулю два соединены с вторыми входами дополнительных блоков обнаружения ошибок и одними входами до полнительных ключей, другие входы которых соединены с выходами соответ ствующих дополнительных блоков обнаружения ошибок.

   ί