SU1725259A1 - Посто нное запоминающее устройство - Google Patents

Abstract

Изобретение относитс  к вычислительной технике, а именно к посто нным запоминающим устройствам, и может быть использовано дл  увеличени  частоты выдачи информации из ПЗУ по отношению к максимально допустимой частоте считывани  вход щих в его состав функционально законченных микросхем посто нной пам ти. Целью изобретени   вл етс  повышение быстродействи  устройства. Поставленна  цель достигаетс  за счет того, что адресные входы первого накопител  6 информации соединены с соответствующими адресными входами остальных накопителей 6, тактовые входы накопителей 6 объединены и  вл ютс  тактовым входом устройства, вход считывани  каждого накопител  6, кроме первого, соединен с выходом переноса предыдущего накопител  6. Кроме того, накопитель 6 информации содержит блоки 10 пам ти, регистры 11 сдвига, элемент ИЛИ, элемент И 13 и две группы элементов 12 и 14 задержки с соответствующими св з ми между элементами . 1 з.п. ф-лы, 2 ил. Ё

Description

Изобретение относитс  к вычислительной технике, а именно к посто нным запоминающим устройствам (ПЗУ), и может быть использовано дл  увеличени  частоты выдачи информации из ПЗУ по отношению к максимально допустимой частоте считывани  вход щих в его состав функционально законченных микросхем посто нной пам ти.

Цель изобретени  - повышение быстродействи  устройства.

На фиг. 1 представлена схема ПЗУ; на фиг. 2 - схема накопител .

ПЗУ содержит элемент ИЛИ 1, вход 2 считывани , тактовый вход 3, адресные входы 4, выход 5, накопители 6 информации.

Каждый накопитель в информации содержит элемент ИЛИ 7, информационные выходы 8, выход 9 переноса, блоки 10 пам ти , регистры 11 сдвига, элементы 12 задержки первой группы, элементы И 13 и элементы 14 задержки второй группы.

ПЗУ и накопители 6 работают следующим образом.

На адресные входы 4 блоков 10 пам ти поступает адрес. Сигнал (импульс) считывани , поступающий на вход 2, разрешает прием данных из блоков 10 на регистры 11. Двоичные коды, записанные в блоки 10, представл ют собой слова по нескольку двоичных разр дов каждое. Все слова, наход щиес  по одинаковому адресу во всех блоках 10 посто нной пам ти, передаютс  одновременно на сдвигающие регистры 11 по разрешающему сигналу, идущему с входа 2. Прием слов на сдвигающие регистры 11 осуществл етс  с частотой, равной максимально допустимой частоте считывани  из микросхем посто нной пам ти или меньше ее. С этой частотой на вход 2 устройства подаетс  сигнал считывани . Считывание слов из блоков 10 пам ти в сдвигающие регистры 1.1 происходит параллельно, а именно каждый сдвигающий регистр 11 в результате считывани  принимает параллельно все разр ды слова. Сдвигающие регистры 11 последовательно по одному разр ду при поступлении на вход сдвига сигналов (импульсов) сдвига передают слова на соответствующие сдвигающим регистрам 11 элементы И 13. Сигналы сдвига приход т с выхода элемента ИЛИ 7. Они формируютс  следующим образом. С входа 2 считывани  сигнал считывани  поступает на вход цепочки элементов 14 задержки и на первый вход элемента ИЛИ 7. Сигнал, проход  через элементы 14 задержки, с выхода каждого из них также поступает на соответствующий вход элемента ИЛИ 7, кроме выхода 9 последнего элемента 14 задержки . Сигналы, поступающие с выхода

элемента ИЛИ 7,  вл ютс  сигналами сдвига , которые идут с частотой, не превышающей максимально допустимую частоту сдвига регистра 11.

Сигналы сдвига поступают с выхода

элемента ИЛИ 7 на вход сдвига первого сдвигающего регистра 11, на вход первого элемента И 13, на вход цепочки последовательно соединенных элементов 12 задержки , количество которых на единицу меньше, чем количество блоков 10 посто нной пам ти и, соответственно, сдвигающих регистров 11 и элементов И 13.

Таким образом, сигналы (импульсы),

идущие с выхода элементов 12 задержки и поступающие на первые входы элементов И 13, а также сигнал, приход щий на первый вход элемента И 13, образуют несколько синхросерий соответственно числу элементов И 13. Одноименные синхроимпульсы соседних синхросерий сдвинуты один относительно другого на интервал времени, определ емый временем задержки элемента задержки и числом этих элементов.

С выходов 8 элементов И 13 поступает по одному одноименному синхроимпульсу от каждой синхросерий. Следовательно, после поступлени  первого сигнала первой синхросерий на первый элемент .И 13 второй сигнал этой же серии приходит, когда на остальные соответствующие элементы И 13 поступит по одному сигналу всех других синхросерий.

Таким образом, при поступлении на

элементы И 13 соответствующих синхросерий с выходов 8 элементов И 13 выдаетс  информаци , идуща  через регистры 11 из блоков 10 пам ти. Информаци  с выходов 8 всех накопителей 6 поступает на элемент

ИЛИ 1.

Второй накопитель начинает работать, когда на его вход 2 считывани  поступает сигнал считывани  с выходов 9 первого накопител  6 после прохождени  всей цепочки элементов 14 задержки первого накопител  6. К началу работы второго накопител  6 информаци , записанна  по первому адресу во всех блоках 10 пам ти первого накопител  6, считана. Когда сигнал

считывани  пройдет всю цепочку элементов 14 задержки второго накопител  6, он с выхода 9 поступит последовательно на входы 2 считывани  накопителей 6. После этого на блоки 10 посто нной пам ти приходит новый адрес по входам 4, и на вход 2 считывани  первого накопител  6 приходит новый сигнал считывани . Следовательно, двоичные разр ды информации, поступающие с элементов И 13 всех накопителей б и приход щие на элемент ИЛИ 1, не накладываютс  один на другой.

В ПЗУ частота выдачи информации может многократно превышать частоту считывани  функционально законченной микросхемы посто нной пам ти (блока 10 пам ти).

При необходимости построить многоразр дное ПЗУ на основе предлагаемого используют количество описанных устройств , равное числу разр дов многоразр дного слова, объедин   у устройств входы считывани , тактовые и адресные, предназначив дл  считывани  разр дов хранимых в посто нном запоминающем устройстве слов выходы соответствующих этим разр дам устройств.

Claims (2)

1. Формула изобретени  1. Посто  иное запоминающее устройство , содержащее накопители информации и элемент ИЛИ, входы которого соединены с информационными выходами соответствующих накопителей информации, а выход  вл етс  выходом устройства, вход считывани  и адресные входы первого накопител  информации  вл ютс  соответственно входом считывани  и адресными входами устройства, отличающеес  тем, что, с целью повышени  быстродействи  устройства, адресные входы первого накопител  информации соединены с соответствующими адресными входами остальных накопителей информации, тактовые входы накопителей информации объединены и  вл ютс  тактовым входом устройства, вход считывани  каждого накопител  информации, кроме первого, соединен с выходом переноса предыдущего накопител  информации.
2. 2. Устройство поп. 1,отличающеес   тем, что накопитель информации, содержащий блоки пам ти, регистры сдвига, элемент ИЛИ, элементы И, первые входы которых соединены с выходами соответствующих регистров сдвига, тактовые входы

   которых объединены, входы разрешени  приема данных объединены, а информационные входы соединены с соответствующими выходами блоков пам ти, тактовые входы которых объединены и  вл ютс  тактовым входом накопител , содержит две группы элементов задержки, в которых вход каждого элемента задержки, кроме первого соединен с выходом предыдущего элемента задержки, выходы элементов И  вл ютс 

   информационными выходами накопител , тактовые входы регистров сдвига соединены с тактовыми входами блоков пам ти, входы выборки которых  вл ютс  входом считывани  накопител  и соединены с входами разрешени  приема данных регистров сдвига, первым входом элемента ИЛИ, входы которого соединены с входами соответствующих элементов задержки второй группы, выход последнего из которых  вл етс  выходом переноса накопител , вторые входы элементов И, кроме первого, соединены с входами сдвига соответствующих регистров сдвига и выходами соответствующих элементов задержки первой

   группы, а второй вход первого элемента И соединен с входом сдвига первого регистра сдвига, входом первого элемента задержки первой группы, выходом элемента ИЛИ, соответствующие адресные входы блоков пам ти объединены и  вл ютс  адресными входами накопител .

   ФигЛ