SU1282160A1

SU1282160A1 - Многоканальное устройство дл вычислени структурной функции

Info

Publication number: SU1282160A1
Application number: SU853921849A
Authority: SU
Inventors: Ярослав Николаевич Николайчук
Original assignee: Ивано-Франковский Институт Нефти И Газа
Priority date: 1985-07-02
Filing date: 1985-07-02
Publication date: 1987-01-07

Abstract

.Изобретение относитс к вычислительной технике. Цель изобретени - повышение быстродействи устройств а. Сущность предложенного решени заключаетс в том, что коды отсчетов входного процесса преобразуютс в позиционные коды, запоминаютс и сравниваютс с кодами текущих отсчетов. Устройство содержит аналого-цифровой преобразователь, регистры сдвига, синхронизатор, элементы ИСКЛЮЧАЮЩЕЕ ИЖ, элементы ИЛИ, блоки пам ти, накопители . 1 ил.

Description

(Л

С

Изобретение относитс к вычислительной технике, предназначено дл статического анализа случайных процессов путем вычислени структурной функции и может быть использовано дл коррел ционной обработки сигналов в реальном масштабе времени.

Цель изобретени - повьшение быстродействи устройства.

На чертеже представлена структурна схема предлагаемого устройства.

Многоканальное устройство дл вычислени структурной функции содержит аналого-цифровой преобразователь

0

устройства на выходах накопителей 8 сформируютс двоичные коды значений структурной или модульной функции.

Claims

Формула изобретени

Многоканальное устройство дл вычислени структурной функции, содержащее N (N - натуральное число) каналов , каждый из которых состоит из регистра и накопител , группу из (N-1)-ro элементов ИСКЛЮЧАЩЕЕ ИЛИ, синхронизатор, аналого-цифровой пре- 1, регистр 2 сдвига, синхронизатор образователь, информационный вход ко- элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 4, элементы торого вл етс входом устройства, ИЛИ 5, блоки 6 пам ти, вход 7 задани выбора режима вычислений и накопитель 8. .

Устройство работает следующим образом .

В исходном состо нии накопител 8 всех каналов устройства наход тс в нулевом состо нии. Процесс вычислени значений структурной или модульной функции осуществл етс за m циклов. В начале каждого цикла на выходе синхронизатора 3 формируетс импульс, который осуществл ет запуск аналого- цифрового преобразовател 1 и сдвиг информации в регистре 2 сдвига. В каждом цикле на выходах преобразовател 1 формируетс параллельный код отсчета входного процесса, который элементами ИСКЛЮЧАЩЕЕ ИЛИ 4 преобразу- 35 цифрового преобразовател , выходы етс в позиционный: код. Полученный элементов ИСКЛЮЧАЩЕЕ ИЛИ группы -сое- позиционный код с выходов элементов ИСКПЮЧА1ШЩЕ ИЛИ 4 одновременно посту- пает на информационные входы первого

20

25

30

выход синхронизатора соединен с тактовым входом аналого-цифрового преобразовател и входом разрешени сдвига регистра каждого канала, выход накопител каждого канала вл етс соответствующим выходом значени структурной функции устройства, о т- личающеес тем, что, с целью повышени быстродействи , в каждый канал устройства введены группа из N элементов ИЛИ и блок пам ти, причем первый вход каждого элемента ИСКЛЮЧАЩЕЕ ИЛИ группы соединен с выходом соответствующего разр да аналого-цифрового преобразовател , второй вход каждого i-ro (i 1...N-1) элемента ИСКЛЮЧАЩЕЕ ИЛИ руппы соединен с выходом (i+1)-ro разр да аналогодинены с входами соответствующих разр дов регистра первого канала и первыми входами соответствующих элерегистра 2 сдвига и вторые входы ментов ИЛИ группы каждого канала.

устройства на выходах накопителей 8 сформируютс двоичные коды значений структурной или модульной функции.

Формула изобретени

Многоканальное устройство дл вычислени структурной функции, содержащее N (N - натуральное число) каналов , каждый из которых состоит из регистра и накопител , группу из (N-1)-ro элементов ИСКЛЮЧАЩЕЕ ИЛИ, синхронизатор, аналого-цифровой пре- образователь, информационный вход ко- торого вл етс входом устройства,

жащее N (N - натуральное число) каналов , каждый из которых состоит из регистра и накопител , группу из (N-1)-ro элементов ИСКЛЮЧАЩЕЕ ИЛИ, синхронизатор, аналого-цифровой пре- образователь, информационный вход ко- торого вл етс входом устройства,

цифрового преобразовател , выходы элементов ИСКЛЮЧАЩЕЕ ИЛИ группы -сое-

выход синхронизатора соединен с тактовым входом аналого-цифрового преобразовател и входом разрешени сдвига регистра каждого канала, выход накопител каждого канала вл етс соответствующим выходом значени структурной функции устройства, о т- личающеес тем, что, с целью повышени быстродействи , в каждый канал устройства введены группа из N элементов ИЛИ и блок пам ти, причем первый вход каждого элемента ИСКЛЮЧАЩЕЕ ИЛИ группы соединен с выходом соответствующего разр да аналого-цифрового преобразовател , второй вход каждого i-ro (i 1...N-1) элемента ИСКЛЮЧАЩЕЕ ИЛИ руппы соединен с выходом (i+1)-ro разр да аналогоцифрового преобразовател , выходы элементов ИСКЛЮЧАЩЕЕ ИЛИ группы -сое-

динены с входами соответствующих разр дов регистра первого канала и первыми входами соответствующих эле

ментов Ш1И 5. На первые входы элементов ИЛИ 5 при этом подаютс коды задержанных отсчетов, хранимые в регистре 2 сдвига. На выходах логических элементов ИЛИ 5 одновременно во всех каналах устройства формируютс раз- р дно-позиционные коды модульных разностей текущего и задержанного отсчетов входного процесса, которые поступают на адресные входы блока 6 пам ти ., В зависимости от двоичного значени сигнала на входе 7 с выхода блока 6 пам ти в накопители поступают параллельные двоичные коды квадвыход последнего разр да аналого- цифрового преобразовател соединен с входом одноименного разр да регистра первого канала и с первым входом пос- 45 леднего элемента ИЛИ группь: каждого канала, выход каждого разр да регистра канала соединен с вторым входом соответствующего элемента ШШ группы того же .канала и с входом с одноименного разр да регистра следующего канала , выходы элементов ИЛИ группы каждого канала соединены с группой адресных входов блока пам ти, выход которого соединен с входом накопител , входы

50

рата разности шш модульной разности 55 разращени считывани блоков пам ти текущих и задержанных отсчетов. В ре- вл ютс входом задани выбора режима зультате в конце ш-го цикла работы вычислений устройства.

выход последнего разр да аналого- цифрового преобразовател соединен с входом одноименного разр да регистра первого канала и с первым входом пос- леднего элемента ИЛИ группь: каждого канала, выход каждого разр да регистра канала соединен с вторым входом соответствующего элемента ШШ группы того же .канала и с входом с одноименного разр да регистра следующего канала , выходы элементов ИЛИ группы каждого канала соединены с группой адресных входов блока пам ти, выход которого соединен с входом накопител , входы

разращени считывани блоков пам ти вл ютс входом задани выбора режима вычислений устройства.