SU1580563A1 - Устройство дл контрол равновесного кода - Google Patents
Устройство дл контрол равновесного кода Download PDFInfo
- Publication number
- SU1580563A1 SU1580563A1 SU874340294A SU4340294A SU1580563A1 SU 1580563 A1 SU1580563 A1 SU 1580563A1 SU 874340294 A SU874340294 A SU 874340294A SU 4340294 A SU4340294 A SU 4340294A SU 1580563 A1 SU1580563 A1 SU 1580563A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- inputs
- output
- outputs
- group
- elements
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Abstract
Изобретение относитс к автоматике и вычислительной технике. Его использование в системах обработки цифровой информации позвол ет повысить быстродействие. Устройство содержит генератор 1 тактовых импульсов, многоканальный преоразователь 2 параллельного кода в последовательности импульсов, триггер 3, блок 4 подсчета импульсов, элементы ИЛИ 5, 9, реверсивные накопители 6, группу 7 элементов И, элементы И 11,12. Поставленна цель достигаетс благодар введению элемента ИЛИ 10, элемента И 13, группы элементов ИЛИ 8 и группы элементов И 14. 1 ил.
Description
§
СП
00
о ел
с
ОО
/sfiW й/ йЦМ «;
;5/до аи; /s/м &IP-I)
Изобретение относитс к автомати- се и вычислительной технике и может Ьыть использовано в системах обработ- JCH цифровой информации.Цель изобретени - повышение быстродействи .
На чертеже приведена функциональна схема предлагаемого устройства.
Устройство содержит генератор 1 тактовых импульсов, многоканальный преобразователь 2 параллельного кода в последовательности импульсов, триг- гер 3, блок 4 подсчета импульсов, |первый элемент ИЛИ 5, реверсивные на- копители 6, первую группу элементов и 7, группу элементов ИЛИ 8, второй 9 и третий 10 элементы ИЛИ, первый - третий элементы И 11-13 и вторую группу элементов И 14. Устройство со- держит информационные 15 и установочные 16 входы, первый 11 и второй 18 выходы.
Устройство предназначено дл контрол n-разр дного кода с посто нным числом К единиц.
Многоканальный преобразователь 2 может быть выполнен на распределителе импульсов, выходы которого соединены с первыми входами 2р групп эле- ментов И (2р - число каналов преобразовател ) , вторые входы элементов И каждой группы вл ютс информационными входами соответствующего канала преобразовател , а выходы соединены с входами элемента ИЛИ, выход которого вл етс выходом соответствующего канала преобразовател 2, тактовый вход распределител импульсов вл етс тактовым входом преобразова- тел 2, а выход его последнего разр да - выходом окончани работы преобразовател 2.
Многоканальньй преобразователь 2 может быть также выполнен в виде 2р регистров сдвига, соединенных информационными входами с соответствующими информационными входами преобразовател , тактовыми входами - с его тактовым входом, а выходами переноса-с выходами соответствующих каналов преобразовател 2, инверсные выходы каждого регистра сдвига соединены с входами своего элемента И, а выходы последних - с входами элемента И, выход которого вл етс выходом окончани работы преобразовател 2, входы разрешени записи регистров
сдвига соединены с входами записи преобразовател 2.
Триггер 3 выполн етс в виде RS- триггера. Если многоканальный преобразователь 2 выполнен на регистрах сдвига либо на распределителе импульсов , сигнал на выходе окончани работы которого синхронизован с паузой между тактовыми импульсами, или в виде счетного триггера, если преобразователь 2 выполнен на распределителе импульсов, сигнал на выходе окончани работы которого синхронизован с тактовым импульсом.
Реверсивный накопитель 6 может быть выполнен в виде реверсивного счетчика с двум счетными входами на
(RH), (K+,-) разр дов , соединенного инверсными выходами с входами элемента И, инверсный и пр мой выходы которого вл ютс первым и вторым выходами реверсивного накопител 6, либо пр мые выходы реверсивного счетчика соедин ютс с входами элемента ИЛИ, пр мой и инверсный выходы которого вл ютс первым и вторым выходами реверсивного накопител 6, суммирующий и вычитающий счетные входы счетчика вл ютс соответственно первым и вторым счетным входами реверсивного накопител 6, пр мые выходы счетчика соединены также с входами порогового блока, выход которого вл етс третьим- выходом реверсивного накопител 6. Пороговый блок реализует пороговую функцию с весами входов 21 и порогом .
В исходном состо нии в счетчик реверсивного накопител 6.1 с входов 16. i/записываетс код числа п р + , входов (р+1)-го канала многоканального преобразовател 2.
Блок 4 подсчета импульсов может быть выполнен в виде реверсивного счетчика с двум счетными входами на
,,(R+1), (K+1,) разр I
дов, выходы разр дов реверсивного
счетчика вл ютс информационными выходами блока 4, кроме того, пр мые выходы разр дов счетчика соединены с входами порогового блока, выход которого вл етс выходом переполнени блока 4. Пороговый блок реализует по- роговую функцию с весами входов 2 и порогом . В исходном состо i 4 записываетс код числа q+n2p k -К-1. В этом случае с вхонии с входов 16.р в счетчик блока 4 записан код числа njpвходов (2р)-го канала преобразовател 2.
Кроме того, блок 4 может быть выполнен в виде реверсивного счетчика, причем выходом переполнени блока 4 вл етс пр мой выход старшего разр да реверсивного счетчика. В этом случае в исходном состо нии в счетчи блока где q
дами элемента И 12 устройства соедин ютс пр мые выходы разр дов счетчика блока 4 с номерами, равными номерам единичных разр дов в двоичном представлении числа q+K, и инверсные выходы остальных разр дов счетчика блока 4.
Аналогично реверсивный накопитель 6 может быть выполнен без использовани порогового блока. При этом он имеет счетчик разр дностью , пр мой выход старшего разр да которого вл етс третьим выходом реверсивного накопител 6, а элемент И реверсивного накопител 6 соединен входами с пр мыми выходами разр дов счетчика с номерами, равными номерам единичных разр дов в двоичном представлении числа q, где -K-1, и инверсными выходами остальных разр дов счетчика, причем пр мой выход элемента И вл етс вторым выходом накопител 6, а инверсный выход - его первым выходом.
Элементы И 14 второй группы могут быть установлены непосредственно на выходах каналов многоканального преобразовател 2.
Устройство функционирует следующим образом.
В исходном состо нии многоканальный преобразователь 2 параллельного кода в последовательность импульсов, триггер 3, накопители 6 и блок 4 сброшены . На выходе триггера нулевой сигнал . На информационные входы 15 подан контролируемый код, причем на входы каналов от первого до р-го он подан в пр мом виде, а на входы каналов от (р+0-го до (2р)-го - в инверсном виде либо в пр мом, но инвертируетс установкой инверторов на входах соответствующих каналов много- 1 канального преобразовател 2 либо выполнением соответствующих входов преобразовател 2 инверсным.
g
5
0
При поступлении тактовых импуль - сов на тактовый вход многоканального преобразовател 2 с выхода генератора
1тактовых импульсов преобразователь
2преобразует количество единичных сигналов на информационных входах 15 от первого до р-го и количество нулевых сигналов на информационных входах 15 каналов от (р+1)-го до (2р)-го
в количество импульсов на соответствующих информационных выходах. Импульсы с выхода (2р)-го канала многоканального преобразовател 2 поступают на вычитающий вход блока 4, а с выхода р-го канала - через элемент ИЛИ 5 на суммирующий вход блока 4. Если импульс поступает только на суммирующий или только на вычитающий вход блока 4, то к его содержимому прибавл етс или от его содержимого вычитаетс соответственно единица. Импульсы с выхода 1-го канала многоканального преобразовател 2 поступа- 5 ют на суммирующий вход реверсивного накопител 6.1, а с выхода (p+i)-ro канала - на вычитающий счетный вход реверсивного накопител 6.1 через элемент ИЛИ 8.1. Если импульс поступает только на суммирующий вход реверсивного накопител 6, то к его содержимому прибавл етс единица, а если только на вычитающий вход, то от его содержимого вычитаетс единица . Если импульсы поступают одновременно с выходов 1-го и (р+1)-го или р-го и (2р)-го каналов преобразовател 2, то состо ние реверсивного накопител 6.1 или блока 4 не измен етс благодар элементам И 14.
Работа продолжаетс таким образом до окончани преобразовани входного кода многоканальным преобразователем 2. По окбнчании преобразовани он самоблокируетс и далее импульсов на своих информационных выходах не формирует . При этом он сигналом с выхода окончани работы переключает триггер 3, на выходе которого по вл етс единичный сигнал. Далее происходит процесс последовательного пересчета содержимого реверсивных накопителей 6 в блок 4
Пусть 6.1 наименьший номер реверсивного накопител , в который записан ненулевой код, причем к моменту окончани работы преобразовател 2 в каждый реверсивный накопитель 6.1 записан код числа единичных сигналов
0
5
0
5
0
S
158
на паре групп информационных входов 15.1 и 15,(p+i), При этом единичным Сигналом с первого выхода реверсивного накопител 6.1 и единичными сигналами со вторых выходов реверсивных накопителей 6.1 - 6„(1-1) разрешаетс прохождение тактовых импульсов через Элемент И 7.1 и элемент ИЛИ 5 на суммирующий вход блока 4 и через элемент И 7.1 и элемент ИЛИ 8.1 на вычитающий вход реверсивного накопител 6.1, три этом каждый раз к содержимому рлока 4 прибавл етс , а от содержимого реверсивного накопител 6.1 вычитаетс единица. Работа продолжаетс таким образом до обнулени реверсивного накопител 6.1, при этом на его первом выходе по вл етс нулевой сиг
нал, запрещающий дальнейшее прохожде- 2п н-ого кода, содержащее многоканальный
преобразователь параллельного кода в последовательности импульсов, информационные входы первого - 2р-го каналов которого вл ютс соответствующими информационными входами устройства , генератор тактовых импульсов, выход которого подключен к первым входам элементов И первой группы и тактовому входу многоканального преобразовател параллельного кода в последовательности импульсов, выход окончани работы которого соединен с входом триггера, выход которого подключен к вторым входам элемента И первой группы и первому входу первого элемента И, первый - (р-1)-й реверсивные накопители, первые выходы которых соединены с третьими входами одноименных элементов И первой группы , выходы которых подключены к соот ветствующим входам первого элемента ИЛИ, блок подсчета импульсов, информационные выходы которого соединены с пр мыми входами второго элемента И, выход которого вл етс первым выходом устройства, второй элемент ИЛИ, выход р-го канала многоканального преобразовател параллельного кода в последовательности импульсов подключен к р-му входу первого элемента ИЛИ, второй выход 1-го реверсивного накопител (, р-1) соединен с (1+1)-м входом первого элемента И и (1+3)-м входом (1+1)-го - (р-Н)-го элементов И первой группы, третьи выходы реверсивных накопителей под- ключедш к соответствующим входам второго элемента ИЛИ, отличающее с тем, что, с целью повышение тактовых импульсов через элемент И 7.1, а на втором выходе - единичный , разрешающий прохождение тактовых импульсов через элементы И 7.(1+1) - 7.(р-1). Далее аналогично осуществл -25 ютс обнуление реверсивных накопителей 6.(1+1) - 6.(р-1) и пересчет их содержимого в блок 4.
Если 21 X 6 К, то работа устройст1 1
ва продолжаетс до обнулени всех реверсивных накопителей 6, при этом на их вторых выходах по вл ютс единичные сигналы, поступающие на входы элемента И 11, на выходе которого по вл етс единичный сигнал, проход щий через элемент ИЛИ 10 на выход 18 окончани контрол устройства, свидетельствующий об окончании цикла работы . Результат снимаетс с выхода
17 счетчика элемента И 12: если п , то на выходе 17 единичный
i « VI
сигнал, а если lELX K, то нулевой.
n Если , то работа устройства
i V
продолжаетс до накоплени в блоке 4 или реверсивном накопителе 6 (после переключени триггера 3) К+1 импульса или более (если их накопление происходит до момента переключени триггера 3), ,при этом на выходе блока 4 или на третьем выходе соответствующего накопител 6 по вл етс единичный сигнал, поступающий на вход элемента ИЛИ 9 и вызывающий единичный сигнал на его выходе, который поступает на инверсньй вход элемента И 12,
563
8
вызыва нулевой сигнал на выходе 17, и на вход элемента И 13. Если триггер 3 переключилс и на его выходе единичный сигнал, то на обоих входах элемента И 13 и его выходе по вл етс единичный сигнал, поступающий через элемент ИЛИ 10 на выход 18 окончани контрол устройства. Цикл работы устройства окончен. Результат работы (нулевой сигнал) снимаетс с выхода 17 элемента И 12.
Таким образом, предлагаемое устройство обладает более высоким быстродействием , чем известное.
Claims (1)
- Формула изобретени Устройство дл контрол равновесп н-ого кода, содержащее многоканальный5050505преобразователь параллельного кода в последовательности импульсов, информационные входы первого - 2р-го каналов которого вл ютс соответствующими информационными входами устройства , генератор тактовых импульсов, выход которого подключен к первым входам элементов И первой группы и тактовому входу многоканального преобразовател параллельного кода в последовательности импульсов, выход окончани работы которого соединен с входом триггера, выход которого подключен к вторым входам элемента И первой группы и первому входу первого элемента И, первый - (р-1)-й реверсивные накопители, первые выходы которых соединены с третьими входами одноименных элементов И первой группы , выходы которых подключены к соответствующим входам первого элемента ИЛИ, блок подсчета импульсов, информационные выходы которого соединены с пр мыми входами второго элемента И, выход которого вл етс первым выходом устройства, второй элемент ИЛИ, выход р-го канала многоканального преобразовател параллельного кода в последовательности импульсов подключен к р-му входу первого элемента ИЛИ, второй выход 1-го реверсивного накопител (, р-1) соединен с (1+1)-м входом первого элемента И и (1+3)-м входом (1+1)-го - (р-Н)-го элементов И первой группы, третьи выходы реверсивных накопителей под- ключедш к соответствующим входам второго элемента ИЛИ, отличающее с тем, что, с целью повышени быстродействи , в устройство введены группа элементов ИЛИ, втора группа элементов И, третий элемент ИЛИ и третий элемент И, первый вход которого подключен к выходу триггера, выходы 2р-го и первого - (р-1)-го каналов многоканального преобразовател параллельного кода в последовательности импульсов соединены COOT- ветственно с пр мыми входами 2р-го и первого - (р-1 )-го и инверсными входами р-го - (2р-1)-го элементов И второй группы, выходы (р+1)-го - (2р-1)-го каналов многоканального преобразова- тел параллельного кода в последовательности импульсов соединены с первыми входами соответственно первого - (р-1)-го элементов ИЛИ группы, вторые входы которых подключены к выхо- дам одноименных элементов И первой группы, выходы первого - (р-1)-го элементов ИЛИ группы и первого элемента ИЛИ подключены соответственно к инверсным входам первого - (р-1)-го и 2р-го и пр мым входам (р+1)-го (2р-1)-го и р-го элементен И второй группы, выходы 1-го и (p+i)-ro эле- ментов И второй группы , р-1) соединены соответственно с первым и вторым счетными входами 1-го реверсивного накопител , установочные входы которого вл ютс i-ми установочт ными входами устройства, выходы р-го и 2р-го элемента И второй группы подключены соответственно к первому и второму счетным входам блока подсчета импульсов, установочные входы которого вл ютс р-ми установочными входами устройства, выход переполнени блока подсчета импульсов соединен с р-м входом второго элемента ИЛИ, выход которого подключен к инверсному входу второго элемента И и второму входу третьего элемента И, выход которого и выход первого элемента И соединены с первым и вторым входами третьего элемента ИЛИ, выход которого вл етс вторым выходом устройства .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU874340294A SU1580563A1 (ru) | 1987-12-08 | 1987-12-08 | Устройство дл контрол равновесного кода |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU874340294A SU1580563A1 (ru) | 1987-12-08 | 1987-12-08 | Устройство дл контрол равновесного кода |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1580563A1 true SU1580563A1 (ru) | 1990-07-23 |
Family
ID=21341019
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU874340294A SU1580563A1 (ru) | 1987-12-08 | 1987-12-08 | Устройство дл контрол равновесного кода |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1580563A1 (ru) |
-
1987
- 1987-12-08 SU SU874340294A patent/SU1580563A1/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 1149260, кл. G 06 F 11/00, 1987. Авторское свидетельство СССР № 1325480, кл. G 06 F 11/00, 1986. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU1580563A1 (ru) | Устройство дл контрол равновесного кода | |
SU1580564A1 (ru) | Устройство дл обнаружени ошибок в равновесном коде | |
SU1401461A1 (ru) | Устройство дл контрол количества единиц двоичного кода по модулю К | |
SU1659998A1 (ru) | Устройство дл сортировки чисел | |
SU1070541A1 (ru) | Преобразователь кода Гре в параллельный двоичный код | |
SU1282160A1 (ru) | Многоканальное устройство дл вычислени структурной функции | |
SU1490711A1 (ru) | Устройство дл подсчета числа импульсов в единицу времени | |
SU1046932A1 (ru) | Пороговый элемент | |
SU881727A1 (ru) | Устройство дл сбора дискретной информации | |
SU1686433A1 (ru) | Многоканальное устройство дл вычислени модульной коррел ционной функции | |
SU1725394A1 (ru) | Счетное устройство | |
SU1591010A1 (ru) | Цифровой интегратор | |
SU1633529A1 (ru) | Устройство дл мажоритарного выбора асинхронных сигналов | |
SU1285605A1 (ru) | Кодовый преобразователь | |
SU1277115A1 (ru) | Преобразователь двоичного кода в последовательность импульсов | |
SU855651A1 (ru) | Преобразователь параллельного кода в последовательный | |
SU1741270A1 (ru) | Преобразователь кода системы счислени с одним основанием в код системы счислени с другим основанием | |
SU1372593A1 (ru) | Цифровой фазовращатель | |
SU1411747A1 (ru) | Многоканальное устройство переменного приоритета | |
SU1325564A1 (ru) | Запоминающее устройство | |
SU1273911A1 (ru) | Многоканальное устройство дл ввода аналоговых данных | |
SU1151946A1 (ru) | Устройство дл ввода информации | |
SU576588A1 (ru) | Устройство дл цифровой магнитной записи | |
SU1427370A1 (ru) | Сигнатурный анализатор | |
SU1683030A1 (ru) | Устройство дл моделировани систем массового обслуживани |