SU1705872A1 - Устройство дл считывани кодов аналоговых сигналов - Google Patents

Abstract

Изобретение относитс  к накоплению информации. Цель изобретени  - уменьше ние погрешности результата считывани  кодов аналоговых сигналов. Импульсна  последовательность с источника 4 тактовых импульсов поступает на многоступенчатый делитель 7 частоты, воздействующий на блок 1 оперативной пам ти, на блок 3 запоминани  кодов аналоговых сигналов на мультиплексор 2, на блок 11 запоминани  управл ющих сигналов, на формирователь 10 задержанных фазирующих импульсов и на. формирователь 5 импульсов тока, В соответствии с кодом адресов считывани , по ступающим из многоступенчатого делител  7 частоты, информаци  из блока 3 запоминани  кодов аналоговых сигналов вводитс  в блок 1 оперативной пам ти, воздейстпую- щий на мультиплексор 2, на который воздействует также делитель 8 на полином восьмой степени. Мультиплексор 2 воздействует на скремблер 9, в котором в соответствии с управл ющим сигналом блока 11 запоминани  управл ющих сигналов код аналогового сигнала либо скремблируетс , либо без изменени  пропускаетс  на выходную шину 6. 1 ил. (Л С

Description

XI

О

ел

00 VI

hO

Изобретение относиге  к накоплению информации, а именно к устройствам дл  считывани  кодов аналоговых сигналов, и может найти применение на цифровой телефонной сети.

Известно устройство дл  считывани  кодов аналоговых сигналов, содержащее блок запоминани  кодов аналоговых сигналов , включенный между источником тактовых импульсов и выходной шиной.

Недостаток известного устройства дл  считывани  кодов аналоговых сигналов состоит в значительной сложности управлени  процессом считывани  кодов аналоговых сигналов.

Известно также устройство дл  считывани  кодов аналоговых сигналов, содержащее блок оперативной пам ти, подключенный выходом к информационному входу мультиплексора, блок запоминани  кодов аналоговых сигналов, источник тактовых импульсов, формирователь импульсов тока и выходную шину. Устройство позвол ет обеспечить относительную простоту управлени  процессом считывани  аналоговых сигналов.

Недостаток устройства дл  считывани  кодов аналоговых сигналов состоит в значительной погрешности результата считывани  кодов аналоговых сигналов.

Целью изобретени   вл етс  уменьшение погрешности результата считывани  кодов аналоговых сигналов.

С этой целью в устройство дл  считывани  кодов аналоговых сигналов, содержащее блок оперативной пам ти, подключенный выходом к информационному входу мультиплексора, блок запоминани  кодов аналоговых сигналов, источив тактовых импульсов, формирователь импульсов токз и выходную шину, введены многоступенчатый делитель частоты, подсоединенный тактовым входом к выходу источника тактовых импульсов и соединенный выходом разрешени , выходами адрегов записи и выходами адресов считывани  со ответственно с управл ющим входом мультиплексора, с входом адресов записи блока оперативной пам ти и входами адресов считывани  блока запоминани  кодов аналоговых CMI налов, подключенного выходом к информационному входу блока оперативной пам ти, делитель на полином восьмой степени, включенный между выходом и другими информационными входами мультиплексора, скремблер, подключенный выходом к выходной шине, формирователь задержанных фазирующих импульсов, подсоединенный первым установочным входом к второму выходу источника ТЭКТОРЫХ импульсов , и блок запоминани  управл ющих сигналов, причем скремблер подсоединен информационным входом к выходу мультиплексора и соединен управл ющим входом

с выходом блока запоминани  управл ющих сигналов, подключенного другими выходами к входам считывани  блока оперативной пам ти и подсоединенного входами адресов считывани  к другим выхо0 дам адресов считывани  многоступенчатого делител  частоты, который соединен фазирующим входом с выходом формировател  задержанных фазирующих импульсов и подключен выходом сигнала прив зки и уп5 равл ющим выходом соответственно к второму установочному входу формировател  задержанных фазирующих импульсов и вхо- ЛУ формировател  импульсов тока, соединенного выходом с входом питани  блока

0 запоминани  кодов аналоговых сигналов.

На чертеже изображен один из возможных вариантов предложенного устройства дл  считывани  кодов аналоговых сигналов. Устройство содержит блок 1 оператив5 ной пам ти, подключенный выходом к информационному входу мультиплексора 2, блок 3 запоминани  кодов аналоговых сигналов , источник 4 тактовых импульсов, формирователь 5 импульсов тока и выходную

0 шину 6. При зтом блок 3 запоминани  кодов аналоговых сигналов представл ет собой блок посто нной пам ти, выполненный в виде блока статической пам ти, на котором выжиганием предварительно записывают

5 коды сигналов взаимодействи  цифровой телефонной сети и акустических сигналов, например сигнала Зан то, Отоет станции , Предупредительный сигнал об окончании разговора и т.д.

0Устройство содержит также многоступенчатый делитель 7 частоты, подсоединенный тактовым входом к первому выходу источника 4 тактовых импульсов и соединенный выходом разрешени , выходами ад5 ресов записи и выходами адресов .ьзни  соответственно с управл ющим входом мультиплексора 2, с входами адресов записи блока 1 оперативной пам ти и входами адресов считывани  блока 3 запо0 минани  кодов аналоговых сигналов, делитель 8 на полином восьмой степени, скремб;;еп 9, форг ирова ель 10 задержанных фазирующих импульсов и блок 11 запоминани  управл ющих сигналов. Выход

5 блока 3 запоминани  кодов аналоговых сигналил подключен к информационному входу Глокэ 1 оперативной пам ти. Делитель 8 на полином восьмой степени включен между выходом и другими информационными выходами мультиплексора 2. Скремблер 9 подключей выходом к выходной шине 6, а формирователь 10 задержанных фазирующих импульсов подсоединен первым установочным входом к второму выходу источника 4 тактовых ммпульсов.

В устройстве скремблер 9 подсоединен информационным входом к выходу мультиплексора 2 и соединен управл ющим входом с выходом блока 11 запоминани  управл ющих сигналов. Блок 11 запоминани  управл ющих сигналов подключен другими выходами к входам считывани  блока 1 оперативной пам ти и подсоединен входами адресов считывани  к другим выходам адресов считывани  многоступенчатого делител  7 частоты. Многоступенчатый делитель 7 частоты соединен фазирующим входом с выходом формировател  10 задержанных фазирующих импульсов и подключен выходом сигнала прив зки и управл ющим выходом соответственно к второму установочному входу формировател  10 задержанных фазирующих импульсов и входу формировател  5 импульсов тока. При этом выход формировател  5 импульсов тока соединен с входом питани  блока 3 запоминани  кода аналоговых сигналов.

Работа предложенного устройства дл  c tHTUQiHMfl кодов аналоговых сигналов происходит следующим образом.

С первого вы/ода источника 4 тактовых импульсов на тактовый вход многоступенчатого делител  7 частоты поступает импульсна  последовательность имеюща  скорое г., передачи /048 кбит/ с. С второго выхода источника 4 тактовых импульсов импульсна  последовательность поступает на первый установочный вход формировател  10 задержанных фазирующих импульсов, на второй установочный вход которого воздей- с вует многоступенчатый делитель 7 частоты . Формирователь 10 задержанных фазирующих импульсов обеспечивает увеличение быстродействи  многоступенчатого делител  7 частоты за счет прив зки его циклического сигнала со строго нормированной задержкой к фронтам импульсов, поступающих на первый установочный вход.

Многоступенчатый делитель 7 частоты формирует управл ющие импульсы, по которым формирователь 5 импульсов тока вырабатывает короткие импульсы тока, поступающие на вход питани  блока 3 запоминани  кодов аналоговых сигналов. Кроме того, с многоступенчатого делител  7 частоты на входы адресов считывани  блока 3 запоминани  кодов аналоговых сигналов поступает код адресов считывани . В соответствии с этим кодом адресов считывани 

из блока 3 запоминани  кодов аналоговых сигналов записанна  в нем информаци  вводитс  в блок 1 оперативной пам ти. Информаци  считываетс  из блока 3 запоминани  кодов аналоговых сигналов в параллельном виде синхронно импульсной последовательности, имеющей скорость передачи 512 кбит/с. При этом в байте считанной информации содержитс  по четыре бита

двух смежных сигналов, записанных предварительно в элементах пам ти блока 3 запоминани  кодов аналоговых сигналов. Информаци , поступающа  из блока 3 запоминани  кодов аналоговых сигналов, заноситс  в блок 1 оперативной пам ти в соответствии с параллельным кодом адресов записи, подаваемым на его входы адресов записи с многоступенчатого делител  7 частоты. Вывод информации из блока 1 оперативной пам ти осуществл етс  в соответ- стсии с параллельным кодом адресов считывани , подаваемым на его входы адресов считывани  из блока 11 запоминани  управл ющих сигналов. При этом параллельный код адресов считывани  выводитс  из блока 11 запоминани  управл ющих сигналов по параллельному коду адресов считывани , подаваемому на него с многоступенчатого делител  7 частоты, Информаци  из блока 1 оперативной пам ти выводитс  на мультиплексор 2, на который также поступает информаци  с делител  8 на полином восьмой степени. При этом мультиплексор 2 воздействует на делитель

8 на полином восьмом степени и на информационный сход скремблера 9.

На информацией) вход скремблора с выхода мультиплексора 2 п соответствии с сигналом разрешени , пос /пающим с многоступекчатого дели сл  7 частоты, подаетс  либо информаци  с блока 1 оперативной пам ти, либо ин Ьормаци  с делител  8 на полином восьмой степени. При этом информаци  делител  8 на полином восьмой степени представл ет собой остаток от делени  информационного сигнала на полином восьмой степени. В зависимости от управл ющего сигнала из блока 11 запоминани  управл ющих сигналов поступающий

на информационный вход скремблера 9 сигнал либо скремблируетс , либо проходит без изменени  на выходную шину 6.

Claims (1)

1. Формула изобретени  Устройство дл  считывани  кодов аналоговых сигналов, содержащее блок оперативной пам ти, подключенный выходом к информационному входу мультиплексора, блок запоминани  кодов аналоговых сигналов , источник тактовых импульсов, формирователь импульсов тока и выходную шину, отличающеес  тем, что, с целью уменьшени  погрешности результата считывани  кодов аналоговых сигналов, в него введены многоступенчатый делитель частоты , подсоединенный тактовым входом к первому выходу источника тактовых импульсов и соединенный выходом разрешени , выходами адресов записи и выходами адресов считывани  соответственно с управл ющим входом мультиплексора, с входами адресов записи блока оперативной пам ти и с входами адресов считывани  блека запоминани  кодов аналоговых сигналов , подключенного выходом к информационному входу блока оперативной пам ти, делитель на полином восьмой степени, включенный между выходом и другими информационными входами мультиплексора, скремблер, подключенный выходом к выходной шине, формирователь задержанных фазирующих импульсов, подсоединенный

   входом установки единицы к второму выходу источника тактовых импульсов, и блок запоминани  управл ющих сигналов, причем скремблер подсоединен информационным входом к выходу мультиплексора и соединен управл ющим входом с первым входом блока запоминани  управл ющих сигналов, соединенного другими выходами с входами считывани  блока оперативной

   пам ти и подсоединенного входами адресов считывани  к другим выходам адресов считывани  многоступенчатого делител  частоты , который подсоединен фазирующим входом к выходу формировател  задержанных фазирующих импульсов и соединен выходом сигнала прив зки и управл ющим выходом соответственно с входом установки единицы формировател  задержки фазирующих импульсов и с входом

   формировател  иМпульсов тока, соединенного выходом с входом питани  блока запоминани  кодов аналоговых сигналов.