SU1704165A1

SU1704165A1 - Устройство дл считывани кодов аналоговых сигналов

Info

Publication number: SU1704165A1
Application number: SU904785463A
Authority: SU
Inventors: Виталий Егорович Иванов; Анатолий Николаевич Кошелев
Original assignee: Центральный Научно-Исследовательский Институт Связи
Priority date: 1990-01-24
Filing date: 1990-01-24
Publication date: 1992-01-07

Abstract

Изобретение касаетс накоплени информации и может найти применение при считывании кодов аналоговых сигналов. Цель изобретени - уменьшение искажений результата считывани кодов аналоговых сигналов. В процессе считывани импульс начала считывани и последовательность тактовых импульсов подаютс на многоступенчатый делитель 8 частоты, воздействующий на блоки 4 посто нной пам ти, на дешифратор 11 и на элемент И 2. При этом дешифратор вырабатывает сдвинутые по фазе импульсные последовательности, по которым при наличии адресных сигналов с многоступенчатого делител 8 частоты записанные в блоках 4 посто нной пам ти коды телефонных сигналов перенос тс в преобразователь 10 параллельного кода в последовательный, воздействующий на элемент ИЛИ 1, на который поступает также сигнал полутактовой частоты с делител 9 частоты на два. Элемент ИЛИ 1 вырабатывает цифровую последовательность импульсов , подаваемую на выходную шину. 1 ил. Ё

Description

х|

о

о ел

Изобретение относитс к накоплению информации, а именно к устройствам дл считывани кодов аналоговых сигналов, и может найти применение на цифровой телефонной сети.

Известно устройство дл считывани кодов аналоговых сигналов, содержащее блоки посто нной пам ти, включенные между входной шиной тактовых импульсов и выходной шиной.

Недостаток известного устройства дл считывани кодов аналоговых сигналов состоит в значительной сложности управлени процессом считывани кодов аналоговых сигналов .

Известно также устройство дл считывани кодов аналоговых сигналов, содержащее элемент ИЛИ, подсоединенный первым входом к выходу элемента И и соединенный выходом с выходной шиной, блоки посто нной пам ти, формирователи импульсов тока , входную шину тактовых импульсов и выходную шину импульсов фазировани . Это устройство позвол ет обеспечить относительную простоту управлени процессом считывани кодов аналоговых сигналов.

Недостаток подобного устройства дл считывани кодов аналоговых сигналов состоит в значительных искажени х результата считывани кодов аналоговых сигналов. Цель изобретени - уменьшение искажений результата считывани кодов аналоговых сигналов.

С этой целью в устройство дл считывани кодов аналоговых сигналов, содержащее элемент ИЛИ, подсоединенный первым входом к выходу элемента И и соединенный выходом с выходной шиной,блоки посто нной пам ти, формирователи импульсов тока, входную шину тактовых импульсов и входную шину импульсов фазировани . введены многоступенчатый делитель частоты, один из выходов которого соединен с его управл ющим входом и подключен к первому входу элемента И, делитель частоты на два. подсоединенный входом к входной шине тактовых импульсов и соединенный выходом с вторым входом элемента И. преобразователь параллельного кода в последовательный, включенный между выходами блоков посто нной пам ти и вторым входом элемента ИЛИ, и дешифратор, выходы которого соединены через формирователи импульсов тока с входами питани блоков посто нной пам ти, причем выходна шина тактовых импульсов и входна шина импульсов фазировани подключены соответственно к тактовому входу и входу фазирОЕЗни многоступенчатого делител частоты, другие выходы которого соединены с входом дешифратора и с управл ющими входами блоков посто нной пам ти.

На чертеже изображен один из вариантов предлагаемого устройства дл считывани кодов аналоговых сигналов.

Устройство содержит элемент ИЛИ 1, подсоединенный первым входом к выходу элемента И 2 и соединенный выходом с выходной шиной 3, блоки 4 посто нной пам 0 ти, формирователи 5 импульсов тока, входную шину 6 тактовых импульсов и входную шину 7 импульсов фазировани . При этом блоки 4 посто нной пам ти выполнены в виде блоков статической пам ти, на кото5 рых выжиганием предварительно записывают коды телефонных сигналов, например акустических телефонных сигналов Номер выключен, Номер изменен, Номер не за0 действован, Номер недоступен, С вашего аппарата данным видом св зи пользоватьс нельз .

Устройство содержит также многоступенчатый делитель 8 частоты, один из выхо5 дов которого соединен с его управл ющим входом и подключен к первому входу элемента И 2, делитель 9 частоты на два, преобразователь 10 параллельного кода в последовательный и дешифратор 11. Дели- 0 тель 9 частоты на два подсоединен входом к входной шине 6 тактовых импульсов и соединен выходом с вторым входом элемента И 2. Преобразователь 10 параллельного кода в последовательный включен между вы5 ходами блоков 4 посто нной пам ти и вторым входом элемента ИЛИ 1. При этом выходы дешифратора 11 соединены через формирователи 11 импульсов тока с входами питани блоков 4 посто нной пам ти.

ОВ устройстве входна шина 6 тактовых импульсов и входна ши-а 7 импульсов фазировани подключены соответственно к тактовому входу и входу фазировани многоступенчатого делител 8 частоты, другие

5 выходы которого соединены с входом дешифратора 11 и управл ющими входами блоков посто нной пам ти.

Устройство работает дл воспроизведени кодов аналоговых сигналов следующим

0 образом.

Последовательность тактовых импульсов поступает со скоростью передачи 64 кбит/с по входной шине б тактовых импульсов на тактовый вход многоступенчатого дели5 тел 8 частоты Кроме того, на вход фазировани многоступенчатого делител 8 частоты по входной шине 7 импульсов фазировани подаетс импульс начала считывани кодов аналоговых сигналов. С многоступенчатого делител 8 частоты на вход дешифратора 11 поступает периодическа

последовательность импульсов с периодом, равным 1 с. На первый вход элемента И 2 с многоступенчатого делител 8 частоты подаетс периодическа последовательность импульсов с периодом, равным 4,8 с. При этом периодическа последовательность импульсов с периодом, равным 4,8 с, поступает также ha управл ющий вход многоступенчатого делител 8 частоты.

Дешифратор 11 формирует набор сдвинутых по фазе импульсных последовательностей , поступающих с его выходов через формирователи 5 импульсов тока на входы питани блоков 4 посто нной пам ти. Тот блок 4 посто нной пам ти, на который с соответствующего формировател 5 импульсов тока поступает импульс тока питани , при наличии адресных сигналов с многоступенчатого делител 8 частоты пе- реносит записанный в нем код телефонного сигнала в преобразователь 10 параллельного кода в последовательный. При этом последовательный код с выхода преобразовател 10 параллельного кода в последовательный по- ступает на второй вход элемента ИЛИ 1.

Claims

Последовательность тактовых импульсов , поступающа по входной шине 6 тактовых импульсов, подаетс также на вход делител 9 частоты на два. Последний фор- мирует сигнал полутактовой частоты, поступающий на второй вход элемента И 2, который воздействует на элемент ИЛИ 1 при совпадении во времени импульсов на его первом и втором входах. В результате этого элемент ИЛИ 1 выдает на выходную шину 3 цифровую последовательность импульсов , имеющую скорость передачи 64 кбит/с и несущую в себе информацию о акустических телефонных сигналах. Формула изобретени Устройство дл считывани кодов аналоговых сигналов, содержащее элемент ИЛИ, подсоединенный первым входом к выходу элемента И и соединенный выходом с выходной шиной, блоки посто нной пам ти, формирователи импульсов тока, входную шину тактовых импульсов и входную шину импульсов фазировани , отличающее- с тем, что, с целью уменьшени искажений результата считывани кодов аналоговых сигналов , в него введены многоступенчатый делитель частоты, один из выходов которого соединен с его управл ющим входом и подключен к первому входу элемента И, делитель частоты на два, подсоединенный входом к входной шине тактовых импульсов и соединенный выходом с вторым входом элемента И, преобразователь параллельного кода в последовательный, включенный между выходами блоков посто нной пам ти и вторым входом элемента ИЛИ, и дешифратор , выходы которого соединены через формирователи импульсов тока с входами питани блоков посто нной пам ти, причем входна шина тактовых импульсов и входна шина импуЛьсов фазировани подключены соответственно к тактовому входу и входу фазировани многоступенчатого делител частоты, другие выходы которого соединены с входом дешифратора и с управл ющими входами блоков посто нной пам ти.