SU847509A1 - Декодер - Google Patents

Декодер Download PDF

Info

Publication number
SU847509A1
SU847509A1 SU792774179A SU2774179A SU847509A1 SU 847509 A1 SU847509 A1 SU 847509A1 SU 792774179 A SU792774179 A SU 792774179A SU 2774179 A SU2774179 A SU 2774179A SU 847509 A1 SU847509 A1 SU 847509A1
Authority
SU
USSR - Soviet Union
Prior art keywords
output
pulses
input
trigger
shift register
Prior art date
Application number
SU792774179A
Other languages
English (en)
Inventor
Владимир Владимирович Кацман
Original Assignee
Предприятие П/Я Р-6856
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я Р-6856 filed Critical Предприятие П/Я Р-6856
Priority to SU792774179A priority Critical patent/SU847509A1/ru
Application granted granted Critical
Publication of SU847509A1 publication Critical patent/SU847509A1/ru

Links

Landscapes

  • Shift Register Type Memory (AREA)

Description

(54) ДЕКОДЕР
1
Изобретение относитс  к автоматике.
Наиболее близким техническим решением к изобретению  вл етс  декодер, содержащий селектор второго импульса, входы которого соединены с входными шинами, а выход подключен к одному из входов элемента ИЛИ-НЕ, выход которого соединен с выходной шиной, а другой вход - с инверсным выходом второго разр да двухразр дного регистра сдвига, а также триггер и два формировател  1.
Недостаток известного устройства - сложность конструкции.
Цель изобретени  - упрощение декодера.
Указанна  цель достигаетс  тем, что в декодере, содержащем селектор второго импульса , входы которого соединены с входными щинами, а выход подключен к одному из входов элемента ИЛИ-НЕ, выход которого соединен с выходной щиной, а другой вход - с инверсным выходом второго разр да двухразр дного регистра сдвига, а также триггер и два формировател , перва  и втора  входные шины соединены соответственно с единичным и нулевым входами триггера, единичный и нулевой выходы которого через формирователи объединены и подключены ко входу двухразр дного регистра сдвига.
На фиг. 1 представлена функциональна  схема декодера; на фиг. 2 - временна  диаграмма функционировани  декодера.
Схема (фиг. 1) содержит селектор 1 второго импульса, входы которого соединены с входными шинами 2 и 3, а выход подключен к одному из входов элемента ИЛИ-НЕ 4,
10 выход которого соединен с выходной шиной 5, а другой вход - с инверсным выходом второго разр да двухразр дного регистра 6 сдвига. Входные шины 2 и 3 соединены соответственно с единичным и нулевым вхоf J дами триггера 7, единичный и нулевой выходы которого через формирователи 8 и 9 обЪединены и подключены ко входу двухразр дного регистра 6 сдвига. На фиг. 2 обозначено: импульсы 10 на входной шине 2, импульсы 11 на входной шине 3, импульсы 12 на выходе селектора 1 второго импульса,

Claims (1)

  1. 20 импульсы 13 и уровни на выходах триггера 7, импульсы 14 на входе двухразр дного регистра 6 сдвига, уровни 15 на выходе двухразр дного регистра 6 сдвига, импульсы 16 на выходе элемента ИЛИ-НЕ 4. Функционирование декодера осуществл етс  следующим образом. Кодированна  последовательность импульсов положительной и отрицательной пол рности в коде СНДВ-2 поступает на входы селектора I второго импульса и триггера 7. На выходе селектора 1 второго импульса селектируетс  каждый второй импульс последовательности положительной и отрицательной пол рности, а триггер 7 измен ет свое состо ние при поступлении импульсов противоположной пол рности. Формирователи 8 и 9 формируют импульсы в моменты, соответствующие изменению состо ни  триггера 7, которые поступают на вход двух разр дного регистра 6 сдвига, осуществл ющего их задержку на два такта. С выхода двухразр дного регистра 6 сдвига задержанна  последовательность импульсов поступает на один из входов элемента ИЛИ-НЕ 4, на второй вход которого поступает последовательность импульсов с выхода селектора 1 второго импульса. В результате этого на выходе элемента ИЛИ-НЕ 4 формируетс  декодированна  последовательность импульсов . Таким образом, предлагаемый декодер отличаетс  от известного тем, что содержит меньшее число элементов и св зей. Формула изобретени  Декодер, содержащий селектор второго импульса, входы которого соединены с входными щинами, а выход подключен к одному из входов элемента ИЛИ-НЕ, выход которого соединен с выходной щиной, а другой вход - с инверсным выходом второго разр да двухразр дного регистра сдвига, а также триггер и два формировател , отличающийс  тем, что, с целью упрощени , перва  и втора  входные щины соединены соответственно с единичным и нулевым входами триггера, единичный и нулевой выходы которого через формирователи объединены и подключены ко входу двухразр дного регистра сдвига. Источники информации, прин тые во внимание при экспертизе 1. Alain Groisier, Compatible High-Density Bipolar Codes: An Unresticted Transmission Plan for PCM Carries. IEEE Transactions on Communication Technology, vol. COM-18, n. 3, June 1970, p. 266, fig. 2 (прототип ).
SU792774179A 1979-05-30 1979-05-30 Декодер SU847509A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU792774179A SU847509A1 (ru) 1979-05-30 1979-05-30 Декодер

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU792774179A SU847509A1 (ru) 1979-05-30 1979-05-30 Декодер

Publications (1)

Publication Number Publication Date
SU847509A1 true SU847509A1 (ru) 1981-07-15

Family

ID=20831148

Family Applications (1)

Application Number Title Priority Date Filing Date
SU792774179A SU847509A1 (ru) 1979-05-30 1979-05-30 Декодер

Country Status (1)

Country Link
SU (1) SU847509A1 (ru)

Similar Documents

Publication Publication Date Title
KR0176986B1 (ko) 데이타 구동기
AU6392686A (en) Digital intergrated circuit
SU847509A1 (ru) Декодер
SU1091164A1 (ru) Устройство дл последовательного выделени единиц из двоичного кода
SU557497A1 (ru) Декодирующее устройство циклического кода
SU1545326A1 (ru) Дешифратор врем -импульсных кодов
SU530454A1 (ru) Дешифратор
SU1626384A1 (ru) Преобразователь биимпульсного кода в бинарный
SU790304A1 (ru) Коммутатор
SU917341A1 (ru) Декодирующее устройство
SU1541785A1 (ru) Устройство дл цикловой синхронизации и декодировани информации
SU1511851A1 (ru) Устройство дл синхронизации импульсов
SU799135A2 (ru) Устройство дл мажоритарного деко-диРОВАНи дВОичНыХ КОдОВ пРи TPEX-KPATHOM дублиРОВАНии СООбщЕНий
SU374586A1 (ru) Генератор рекуррентной последовательности с самоконтролем
SU1476469A1 (ru) Устройство дл контрол остаточного кода по модулю три
SU1045242A1 (ru) Устройство дл приема информации
SU679984A1 (ru) Устройство дл контрол регистра сдвига
SU966895A1 (ru) Устройство декодировани пространственно-временного кода
SU1589263A1 (ru) Устройство дл ввода информации
SU591859A1 (ru) Устройство дл формировани остатка по модулю три
SU1455385A1 (ru) Формирователь импульсов
SU1658391A1 (ru) Преобразователь последовательного кода в параллельный
SU951382A1 (ru) Устройство дл магнитной записи двоичного кода
SU1262736A1 (ru) Устройство дл двухсторонней передачи и приема информации
SU1529444A1 (ru) Двоичный счетчик