SU1631752A1 - Адаптивное устройство дл сжати цветовых сигналов телевизионных изображений - Google Patents

Abstract

Изобретение относитс  к технике передачи и хранени  цветовых изображений в системах с применением телевизионных дисплеев и видеотерминалов, может быть использовано в автоматизированных системах отображени , обработки данных и управлени . Цель изобретени  - увеличение коэффициента сжати . Устройство содержит АЦП 1, счетчики 2, Ю, 17, 18 и 20, блок установки 3 опорного уровн , блоки пам ти 4, 5, 24 и 25, коммутаторы 6 и 23, регистры 7, 8, 12, 13, 14 и 19, блоки сравнени  9, 15 и 22, блок 11 определени  оптимальной длины кода, элемент ИЛИ 1Ь, мультиплексор 21, блок элементов ИЛИ 26, формирователь 27 кода синхронизации, преобразова- . тель 28 кода и блок управлени  29. Цель достигаетс  за счет использовани  адаптивного построчно- весового кодировани  в устройстве дл  сжати  цветовых сигналов телевизионных изображений. Устройство по пп.2-8 ф-лы отличаетс  выполнением вход щих в него блоков. Даны их ил. 7 з.п. ф-лы, 8 ил. & (Л

Description

Изобретение относитс  к технике передачи и хранени  цветных изображений в системах с применением телевизионных дисплеев и видеотерминалов, может быть использовано в автоматизированных системах отображени , обработки данных и управлени .

Целью изобретени   вл етс  увеличение коэффициента сжати .

На фиг.1 представлена стру стурна  электрическа  схема устройства; на фиг.2 - структурна  электрическа  схема блока управлени ; на фиг.З - функциональна  электрическа  схема коммутатора; на фиг.4 - функциональ- . на  электрическа  схема блока сравнени ; на фиг.5 - функциональна  электрическа  схема БООДК; на фиг.6 - функциональна  электрическа  схема формировател  кода синхронизации; на фиг.7 - функциональна  электрическа  схема преобразовател  кода; на фиг.8 - функциональна  электрическа  схема четвертого делител .

Адаптивное устройство дл  сжати  цветовых сигналов телевизионных изображений содержит аналого-цифровой преобразователь (АЦП) 1, первый счетчик 2, блок 3 установки опорного уровн , первый блок 4 пам ти, второй блок 5 пам ти, первый коммутатор 6, первый регистр 7, второй регистр 8,

О

00

1

ел

Ю

первый блок 9 сравнени , второй счетчик 10, блок определени  оптимальной длины кода (БООДК) 11, третий регистр 12, четвертый регистр 13, п тый ре- гистр 14, третий блок 15 сравнени , элемент ИЛИ 16, третий счетчик 17, четвертый счетчик 18, шестой регистр 19, п тый счетчик 20, мультиплексор 21, второй блок 22 сравнени , второй коммутатор 23, третий блок 24 пам ти, четвертый блок 25 пам ти, блок элементов ИЛИ 26, формирователь 27 кода синхронизации, преобразователь кода 28, блок 29 управлени ,

Блок управлени  29 (фиг.2) содержит первый триггер 30, первый элемент НЕ 31, первую линию задержки 32, генератор тактовых импульсов (ГТИ) 33, вторую линию задержки 34, второй триггер 35, первый делитель 36, второй делитель 37, третий триггер 38, четвертый триггер 39, первый элемент И 40, второй элемент И 41, третий элемент И 42, третий делитель 43, первый счетчик 44, второй счетчик 45, четвертый делитель 46, третий счетчик 47, первый демультиплексор 48, второй демультиплексор 49, третий демультип- лексор 50, п тый делитель 51, шестой делитель 52, седьмой делитель 53,восьмой делитель 54, п тый триггер 55, первый элемент ИЛИ 56, второй элемент ИЛИ 57, четвертый элемент И 58, п тый элемент И 59-,- шестой элемент И 60, седьмой элемент И 61,

Первый коммутатор 6 (фиг.З) содержит первый, второй, третий, четвертый , блоки элементов И 62,1-62.4 первый и второй, -блоки элементов ИЛИ 63.1, 63.2.

Первый блок сравнени  9 (фиг.4) содержит элемент сравнени  64, элемент НЕ 65, элемент И 65.

Блок определени  оптимальной длины кода 11 (фиг.З) содержит первый, второй, третий элементы сравнени  67,1, 67.2-67 () первый, второй - (пт-2)-ой элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 68.1, 68.2, 68 (n/()-2) - элемент НЕ 69, шифратор 70,

Формирователь кода синхронизации 27 (фиг.6) содержит блок 71 пам ти, регистр 72, блок элементов И 73.

Преобразователь кода 28 (фиг.7) содержит счетчик 74, мультиплексор 75

Четвертый делитель 46 (фиг.8) содержит элемент НЕ 76, счетчик 77,

сумматор 78, элемент сравнени  Т9, элемент И 80, элемент ИЛИ 81,

Устройство работает следующим образом .

Аналоговый ТВ-сигнал преобразуетс  в АЦП 1 в цифровую форму, где каждому элементу отображени  соответствует to-разр дный код цветности, а записываетс  в первый блок 4 пам ти. Одновременно осуществл етс  подсчет числа полос в кадре. По окончании записи на основании подсчитанного числа полос осуществл етс  выбор оптимальной длины кодового слова, характеризующего длину полосы. Поступающий на вход устройства аналоговый сигнал следующего кадра подвергаетс  аналогичному преобразованию и записываетс  во второй блок 5 пам ти. Одновременно осуществл етс  считывание кодов цветности из первого блока 4 пам ти, их - кодирование с оптимальной длиной кодовых слов и запись кодированных инструкций в третий блок 24 пам ти. При поступлении на вход устройства аналогового сигнала очередного кадра кодированные инструкции считываютс  из третьего блока 34 пам ти на вход устройства . Одновременно поступающий на вход устройства сигнал обрабатываетс  АЦП 1 и записываетс  в первый блок 4 пам ти. Параллельно с этим производитс  считывание кодов цветности предыдущего кадра из второго блока 5 пам ти , их кодирование кодом оптимальной длины и запись полученных кодированных инструкций в четвертый блок 25 пам ти. Таким образом, в устройстве одновременно осуществл етс  обработка трех следующих друг за другом кадров . Это обеспечивает обработку информации без потерь.

Рассмотрим работу устройства по структурной схеме (фиг.1).

В исходном состо нии первый счетчик 2, первый регистр 7, второй регистр 8, второй счетчик 10, четвертый регистр 13, п тый регистр 14, четвертый счетчик 18,шестой регистр 19, п тый счетчик 20 обнулены.

Входной аналоговый сигнал одновременно поступает на вход АЦП 1, вход блока 3 установки опорного уровн . Блок 3 установки опорного уровн  формирует и выдает на вход блока 29 управлени  импульс, соответствующий кадровому гас щему импульсу. Этот импульс .разрешает работу блока 29

управлени . Параллельный т-разр дный код цветности с выхода АЦП 1 поступает на первые (информационные) входы первого, второго блоков 4 и 5 пам ти Так как на вход Запись блока 4 пам ти подаетс  единичный потенциал с выхода блока 29 управлени , а на третий вход Запись блока 5 пам ти подаетс  нулевой потенциал с выхода блока 29 управлени , то поступающий код цветности записываетс  в блок 4 пам ти по адресу, сформированному под воздействием импульса с выхода блока 29 управлени  на выходе первого счетчика 2. Одновременно из блоков 4 и 5 пам ти считываетс  содержимое  чеек пам ти, имеющих этот адрес. Таким образом, информаци , записываема  в блок 4 пам ти одновременно считываетс  с его выхода. Коды с выходов первого, второго блока 4, 5 пам ти поступает соответственно на два входа первого коммутатора 6, В соответствии с комбинацией сигналов на других входах коммутатора 6 первый вход его подключаетс  к первому выходу , а второй вход - ко второму выходу коммутатора 6. Код с первого выхода коммутатора 6 поступает на первый (информационный) вход первого регистра 7 и записываетс  в него по приходу импульса с блока 29 управлени  на второй вход (синхровход) регистра 7. По приходу импульса с выхода блока 29 управлени  на второй вход (синхровход ) второго регистра 8. в него записываетс  код, поступающий с выхода первого регистра 7, за счет того, что импульс с выхода блока 29 опережает импульс с другого выхода блока 9, во второй регистр 8 записываетс  код цветности предыдущего элемента отображени  (или нулевой комбинации в случае поступлени  на вход регистра 7 кода цветности первого элемента отображени  кадра), а в первый регистр 7 записываетс  код цветности текущего элемента отображени . Эти коды сравниваютс  в первом блоке 9 сравнени . В случае различи  кодов на выходе блока 9 сравнени  по приходу на его третий вход импульса с выхода блока 29 управлени  формируетс  единичный импульс. При совпадении кодов на выходе блока 9 сравнени  сохран етс  нулевой потенциал. Второй счетчик 10 осуществл ет подсчет импульсов и выдачу результата на вход

блока определени  оптимальной длины кода (БООДК) 11. Под воздействием : этого кода БООДК 11 определ ет nonr

и выдает код значени  п

5

опт

на информационный вход третьего регистра 12. Однако записыватьс  код пОГ|Т в регистр . 12 не будет, так как запись осуществл етс  по приходу на синхровход регистра 12 импульса с выхода блока 09 управлени  29, который формируетс  по окончании поступлени  кадра на вход устройства. При поступлении на вход устройства строчного гас щего импульса на выходе блока 3 установки опорного уровн  формируетс  импульс, блокирующий выдачу импульсов с соответствующих выходов блока 29 управлени  на врем  строчного гас ще0 го импульса. По описанному алгоритму осуществл етс  запись в первый блок 4 пам ти кодов цветности всех элементов отображени  и определение п.опт дл  поступившего кадра. По окончании пос5 туплени  кадра на вход устройства импульс с выхода блока 29 управлени  обеспечит запись в регистр 12 кода. По окончании записи на выходе блока 29 управлени  формируетс  импульс,

0 обнул ющий первый счетчик 2, первый регистр 7, второй регистр 8, второй счетчик 10, четвертый регистр 13, п тый регистр 14, четвертый счетчик 18, п тый счетчик 20.

Поступающий на вход устройства аналоговый сигнал следующего кадра обрабатываетс  аналогично описанному, с той разницей, что запись кодов ценности элементов отображени  производитс  во второй блок 5 пам ти, выход которого коммутатор 6 подключает к первому (информационному) входу регистра 7. Одновременно с записью из первого блока 4 пам ти осуществл 5 етс  считывание кодов цветности кадра , попт дл  которого была определена . В соответствии с комбинацией сигналов на входах коммутатора 5, выход блока 4 пам ти подключаетс  к инфор0 мационному входу четвертого регистра 13. Но приходу импульса с выхода блока 29 управлени  на синхровход регистра 13 в него осуществл етс  запись кода, считываемого из блока 4

5 пам ти. По приходу импульса с выхода блока 29 управлени  на синхровход регистра 14 в него записываетс  код, поступающий с выхода регистра 14, в него записываетс  код, поступающий

5

0

с выхода регистра 1.3. За счет того, что импульс с одного выхода блока 29 опережает импульс с другого выхода блока 29, в п тый регистр 14 записываетс  код цветности предыдущего элемента отображени  (или нулева  комбинаци  в случае считывани  кода цветности из первой  чейки пам ти блока 4 пам ти)j а в четвертый регистр 13 записываетс  код цветности текущего элемента отображени . Эти коды сравниваютс  в третьем блоке 15 сравнени . В случае совпадени  кодов на выходе блока 15 сравнени  сохран етс  , нулевой потенциал. При этом состо ние счетчика 17 увеличиваетс  на единицу под воздействием импульса с выхода блока 29 управлени , а состо ние ч счетчика 18 не измен етс . Коммутатор 23 в соответствии с комбинацией сигналов на своих входах подключает выход счетчика 18 к адресному входу третьего блока 24 пам ти. С приходом на вход Запись блока 24 пам ти Импульса с выхода блока 29 управлени  в блок 26 пам ти по адресу, сформированному на выходе счетчика 18, записываетс  кодированна  инструкци , содержаща  информацию о цветности (I) и длине полосы (D). При этом код цветности поступает с выхода четвертого регистра 13 на младших разр дов информационного входа блока 25 пам ти , а код длины полосы - с выхода счетчика 17 на nm старших разр дов информационного входа блока 24 пам ти . Если длина полосы превышает величину 2 опт элементов, то информаци  о такой полосе записываетс  в виде нескольких последовательных инструкций с одинаковым кодом цветности. Происходит это следующим образом. При посТ1утшении на счетный вход счетчика 17 (2ПОПТ-Н )-го импульса на попт-м разр де выхода счетчика 17 устанавливаетс  единичный потенциал. Поступающий на адресный вход мультиплексора 21 код tionT разрешает прохождение этого потенциала на выходе муль- типлексора. Пройд  через элемент ИЛИ 16, этот сигнал обнул ет счетчик

17и увеличивает состо ние счетчика

18на единицу. Это приводит к тому, что запись инструкции в блок 26 пам ти происходит по новому адресу. Б случае различи  кодов цветности текущего и предыдущего члемечтпн отображени  на выходе блока 15 срапнр.нн 

формируетс  единичным импулы , обнул ющий счетчик 17 и увеличивающий состо ние счетчика 18 на единицу. При этом нова  инструкци  записываетс  в блок 24 пам ти по новому адресу . Кодированные инструкции одновременно подаютс  и на информационные входы четвертого блока 25 пам ти,

однако на его работу не вли ют, так как блок 25 пам ти работает в режиме считывани . По окончании кодировани  кадра с выхода блока 29 управлени  на синхровход шестого регистра 19

г поступает импульс, обеспечивающий запись в регистр 19 кода максимального адреса (А , т.е. кода адреса  чейки пам ти, в которую записана последн   инструкци  закодированного

Q кадра). Одновременно на вход формировател  кода синхронизации 27 с. выхода блока 29 управлени  поступает импульс, разрешающий запись в регистр формировател  27 кода попт закодиро5 ванного кадра. По окончании записи этот код выдаетс  со стороны выхода формировател  27 на вход блока 29 управлени . Одновременно с выхода блока 29 управлени  выдаетс  импульс, обну0 л ющий первый счетчик 2, первый регистр 7, второй регистр 8, второй счетчик 10, четвертый регистр 13, п тый регистр 14, четвертый счетчик 18, п тый счетчик 20,

Поступающий на вход устройства аналоговый сигнал очередного кадра обрабатываетс  и записываетс  в первый блок 4 пам ти аналогично описанному . Одновременно коды цветности,

л считываемые из второго блока 5 пам ти , кодируютс  аналогично описанному, с той разницей, что запись кодированного инструкцией осуществл етс  в четвертый блок 25 пам ти, Одновременс но с поступлением на вход устройства сигнала очередного кадра начинаетс  считывание кодированных инструкций из блока 24 пам ти на выход устройства следующим образом. С выхода блока 29 управлени  на вход формировател  27 кода синхронизации поступает импульс , длительность которого равна времени считывани  кода синхронизации на выход устройства, причем задний фронт этого импульса совпадает с

5

0

5

задним фронтом кадрового гас щего импульса . С поступлением импульса на второй вход формировател  27 н  его выходе формируетс  и выдаетс 

блок элементов ИЛИ 2Ь на вход преобразовател  кода 28 (т+пн)-разр дный код синхронизации, состо щий из (m+Пц-Ю-го маркера и k-разр дного кода попт . Одновременно с выхода блока 29 управлени  на второй вход преобразовател  кода 28 начинают поступать импульсы, обеспечивающие преобразование параллельного кода синхронизации в последовательный и выдачу его на выход устройства. По окончании считывани  кода синхронизации на выходе блока 29 управлени  формируетс  импульс, устанавливающий преобразователь кода 28 в исходное состо ние Одновременно завершаетс  поступление импульса с выхода блока 29 управлени  и на выходе формировател  27 кода синхронизации устанавливаетс  нулевой потенциал. Одновременно с импульсом на входе преобразовател  кода 28 на выходе блока 29 формируетс  импульс , поступающий на вход второго блока 22 сравнени . Но окончании этого импульса с выхода блока 29 управлени  счетный вход п того счетчика 20 поступает единичный импульс. Под воздействием этого импульса на выходе счетчика 20 формируетс  код адреса  чейки пам ти, содержимое которой предстоит считать. Этот код сравниваетс  во втором блоке 22 сравнени  с кодом максимального адреса, хран щимс  в регистре 19. При несовпадении кодов нулевой потенциал на выходе блока 22 сравнени  сохран етс . Коммутатор 23 в соответствии с комбинацией сигналов на третьем, четвертом своих входах подключает выход счетчика 20 к адресному входу блока 24 пам ти . По приходу импульса с выхода блока 20 на вход Считывание блок 24 пам ти осуществл ет считывание содержимого адресуемой  чейки пам ти через блок элементов ИЛИ 26 на вход преобразовател  кода 28. На другой вход преобразовател  кода 28 поступают импульсы с выхода блока 29, обеспечива  преобразование параллельного кода в последовательный и выдачу его на выход устройства. Но окончании считывани  (т+попт)-разр дной инструкции на выход устройства преобразователь кода 28 устанавливаетс  импульсом с выхода блока 29 управлени  в исходное состо ние. После этого счетчик 20 под воздействием импульса с выхода блока 29 управлени  формирует

5

0

5

0

5

0

5

новый код адреса. В дальнейшем считывание инструкций осуществл етс  по описанному алгоритму до тех пор, пока коды максимального адреса и адреса, формируемого счетчиком 20, не совпадут . В этом случае по приходу импульса с выхода блока 29 управлени  на вход блока 22 сравнени  на его выходе формируетс  единичный импульс. Этот импульс обнул ет регистр 19 и, поступа  на вход блока 29 управлени , блокирует выдачу импульсов с соответствующих выходов блока 29 управлени . За счет того, что импульс на входе блока 22 опережает импульс на выходе входа счетчика 20, на выходе блока 22 сравнени  формируетс  сигнал результата сравнени  кода максимального адреса  чейки пам ти, содержимое из которой уже считано на выход устройства . Таким образом, блокировка выдачи импульсов с соответствующих выходов блока 29 управлени  произойдет уже после окончани  считывани  всех инструкций кадра на выход устройства. По окончании обработки поступающего на вход устройства кадра на выходах блока 29 управлени  одновременно формируютс  импульсы, которые разрешают запись кода максимального адреса в регистр 19, кода попт в регистр формировател  27 кода синхронизации. По окончании записи импульс с выхода блока 29 управлени  разрешает запись кода попт следующего кадра в регистр 12. Но окончании этой записи импульс с выхода блока 29 управлени  устанавливает первый счетчик 2, первый, второй регистр 7 и 8, второй счетчик 10, четвертый регистр 13, п тый регистр 14, четвертый счетчик 18, п тый счетчик 20 в нулевое состо ние.

Блок управлени  29 работает следующим образом.

В исходном состо нии первый триггер 30, второй, третий триггер 35 и 38, четвертый триггер 39, шестой счетчик 44, седьмой счетчик 45, восьмой счетчик 47, п тый триггер 55 наход тс  в нулевом состо нии. ГТИ 33 формирует импульсы с частотой в 21 (т+1) раз выше частоты обработки информации АЦП 1. Эти импульсы поступают одновременно На входы делителей 36 и 37, осуществл ющих деление частоты входных импульсов соответственно на Зх(т+1) и 7. Импульсы, формируемые на выходе делител  36 с частотой

и 7 раз большей частоты обработки информации АЦП 1, поступают одновременно на третьи входы элементов И 40 и 41. Импульсы, формируемые на выходе делител  37 с частотой в Зх(т+1) раз выше частоты обработки информации АЦП 1, поступают на второй вход элемента И 42.

Поступающий на вход блока 29 управлени  импульс, соответствующий кадройому гас щему импульсу, подаетс  одновременно на первый вход первого триггера 30, первого элемента НЕ 32, Но заднему фронту этого импульса триггер 30 переключаетс  в единичное состо ние. Одновременно на выходе элемента НЕ 31 устанавливаетс  единичный потенциал. Сигналы с выходов . триггера 30 и элемента НЕ 31 разрешают прохождение импульсов с выхода делител  36 через первый элемент И 40, Эти импульсы поступают на вход счетчика 44, который формирует код адреса выхода демультиплексора 48 на который коммутируетс  первый вход этого демультиплексора. Так как частота импульсов, поступающих на вход счетчика 44 в 7 раз выше частоты обработки информации АЦП 1, то на всех семи выходах демультиплексора 48 будут по вл тьс  импульсы с частотой, равной частоте обработки информации АЦП 1, Импульсы с первого выхода демультиплексора 48 через элемент ИЛИ 56 поступают на выход блока 29 управлени . Импульсы со второго, третьего, четвертого выходов демультиплексора 48 поступают на выходы блока 29 управлени . Импульсы с шестого, седьмого выходов демультиплексора 48 поступают соответственно на входы п того шестого делителей 51 и 52, При поступлении на вход блока 29 управлени  импульса, соответствующего строчному гас щему импульсу, на выходе элемента НЕ 31 устанавливаетс  нулевой потенциал , блокирующий прохождение импульсов через элемент И 40. По окончании импульса, соответствующего строчному .гас щему импульсу, прохождение им- пульсов через элемент И 40 возобновл етс . При поступлении на вход п того делител  51 И импульсов на его выходе формируетс  импульс, поступающий на выход блока 29 управлени . При поступлении на вход шестого делител  52 И импульсов на его выходе . формируетс  импульс, поступающий од-;

5

0

5

0

5

0

5

0

5

повременно на первый вход элемента ИЛИ 57, вход линии задержки 32 и устанавливающий триггер 30 в нулевое состо ние. При этом блокируетс  прохождение импульсов через элемент И 40, Импульс с выхода элемента ИЛИ 57 поступает на выход 29.7.блока 29 управлени  и одновременно на вход триггера 55. При этом триггер 55 переключаетс  в противоположное состо ние, обеспечива  изменени  (инвертирование ) сигналов на выходах соответствующего блока 29 управлени . Импульс, задержанньй линией задержки 32 на врем  кадрового гас щего импульса, устанавливает триггер 35 в единичное состо ние. Единичные потенциалы с выхода триггера 35 и выхода элемента НЕ 31 разрешают прохождение импульсов с выхода делител  36 через второй элемент И 41 на вход счетчика 45, Счетчик 45 формирует код адреса выхода демультиплексора 49, на который коммутируетс  первый вход этого демультиплексора . Так как частота импульсов , поступающих на вход счетчика 45, в 7 раз выше частоты обработки информации АЦП 1, то на всех семи выходах демультиплексора 49 будут формироватьс  импульсы с частотой, равной частоте обработки информации

-АЦП 1. Импульсы на выходах демультиплексора 49 будут по вл тьс  синхронно с импульсами на одноименных выходах демультиплексора 48. Импульсы с первого выхода демультиплексора 49 поступают на выход блока 29 управлени  и одновременно через элемент ИЛИ 55 на соответствующий выход блока 29 управлени . Импульсы с выходы демультиплексора 49 поступают на вход седь1 мого делител  53. При поступлении на вход делител  52 М импульсов на его выходе формируетс  импульс, пос- тупеющий одновременно на выходы блока 29 управлени . Импульсы с седьмого выхода демультиплексора 49 поступают одновременно на вход делител  54, вторые входы элементов И 58, 60. В зависимости от состо ни  триггера 35 эти импульсы проход т через элемент И 58 на выход блока 29 или через элемент И 60 на другой выход блока 29, При поступлении на вход делител  5 И импульсов на его выходе формируетс  импульс, устанавливающий второй триггер 35 в нулевое состо ние и поступающий на вход второй линии задержки 34, второй вход элемента ИЛИ 57, Нулевой потенциал с выхода триггера 35 блокирует прохождение импульсов через элемент И 41. Импульс с выхода элемента ИЛИ 57 поступает на выход блока 29 и одновременно на вход триггера 55. При этом триггер 55 переключаетс  в противоположное состо ние, обеспечива  смену инвертирование управл ющих сигналов на соответствующих выходах блока 29 управлени . Импульс, задержанный в линии задержки 34 на врем , равное Cj,rH - Сск ( длительность кадрового гас щего импульса , о ск врем  считывани  кода синхронизации на выход устройства), поступает одновременно.на вход третьего триггера 38, вход четвертого триггера 39. При этом триггер 38 формирует импульс, длительность которого равна CCK a триггер 39 переключаетс  в единичное состо ние, разреша  прохождение импульсов с выхода делител  37 через элемент И 42, Импульс с триггера 38 поступает на выход блока 19 управлени  и одновременно - на первый вход четвертого делител  47. Импульсы с выхода элемента И 42 поступают одновременно на вход делител  43, вход счетчика 47. Делитель 43 осу осуществл ет деление частоты входных импульсов на 3. Импульсы на выходе делител  43 формируютс  с частотой, в (т+1) раз большей частоты обработки информации АЦП 1. Эти импульсы поступают на второй вход делител  46 и одновременно на выход блока 29 управлени . Счетчик 47 формирует код адреса выхода демультиплексора 50, к которому подключаетс  его первый вход. Делитель 46 осуществл ет деление частоты входных импульсов на (m+n) при считывании кода синхронизации и на ( ) при считывании инструкций

ОмТ

о кадре. При этом код значени  попт поступает на третий вход делител  46, который служит входом блока 29 управлени . Импульсы с выхода делител  46 поступают на первый вход демультиплек сора 50. В соответствии с адресами, формируемыми счетчиком 47, каждый из этих импульсов последовательно по вл етс  на всех трех выходах демультиплексора 50. С первого выхода демультиплексора 50 эти импульсы поступают одновременно на выходы блока 29 управлени . Это со второго выхода демультиплексора 50 импульсы поступают

0

5

0

5

0

5

0

5

0

5

на выход блока 29 управлени . С третьего выхода демультиплексора 50 импульсы поступают одновременно на входы элементов И 59, 61 и в соответствии с комбинацией сигналов на выходах триггера 55 выдаютс  на соответствующий выход блока 29 управлени . При поступлении импульса на вход блока управлени  29 - вход триггера 39 переключаетс  в нулевое состо ние, блокиру  прохождение импульсов через элемент И 42.

Первый коммутатор 6 работает следующим обра-зом.

Параллельный код, поступающий на первый вход коммутатора 6, поразр дно подаетс  на первые входы элементов И, составл ющих первый, второй блоки элементов И 62.1, 62.2. Поступающий на второй вход коммутатора 6 параллельный код поразр дно подаетс  на первые входы элементов И, составл ющих третий, четвертый блоки элементов И 62.3. 62.4. Положительный потенции ал, подаваемый на третий вход коммутатора 6, поступает на вторые входы элементов И, составл ющих первый - четвертый блоки элементов И 62.1 - 62,4 и разрешает прохождение кодов, поступающих на их первые входы. Коды с выхода первого блока элементов И 62.1 поступают на первые входы элементов ИЛИ, составл ющих второй блок элементов И 63.1. Нулевой потенциал, подаваемый на четвертый вход коммутатора 6, запрещает прохождение кодов через второй, третий блоки элементов И 62.2, 62.3. Нулевые потенциалы, поступающие с выхода третьего блока элементов И 62.3 на вторые входы элементов ИЛИ второго блока элементов ИЛИ 63.1, не искажают код, поступающий на первые входы элементов ИЛИ блока 63.1. Точно так же нулевые потенциалы с выхода второго блока элементов И 62.2 не искажают код, поступающий на вторые входы элементов ИЛИ блока 63.2. В результате первый вход коммутатора 6 оказываетс  подключенным к своему первому выходу, а второй вход - ко второму выходу. При (инвертировании) изменении сигналов на третьем и четвертом входах коммутатора б на противоположные первый вход коммутатора 6 оказываетс  | I

подключенным к своему второму выходу,

а второй вход - к первому выходу.

Первый блок сравнени  9 работает следующим образом.

Коды, поступающие на первый, второй вход первого блока сравнени  9, поразр дно сравниваютс  в первом элементе сравнени  64. Сигнал результата сравнени  с выхода А-В элемента сравнени  64 инвертируетс  во втором элементе НЕ 65 и поступает на первый вход восьмого элемента И 66. В случае совпадени  поступающих кодов на выходе второго элемента НЕ 65 формируетс  нулевой потенциал, который блокирует прохождение импульса, поступающего на второй вход восьмого элемента И 66, на выход блока сравнени  9. При несовпадении кодов формируемый на выходе элемента НЕ 65 единичный потенциал разрешает прохождение импульса через элемент И 66 на выход блока сравнени  9.

Блок определени  оптимальной длины кода (БООДК) 11 работает следующим образом.

Поступающий на вход БООДК 21 п -разр дный код числа полос (Р) одновременно сравниваетс  на элементах сравнени  67.1-67.(п-1) с кодами верхних границ интервалов числа полос с неизменным значением п0(1Т, На выходах элементов сравнени , у которых значение кода границы меньше значени  поступающих на вход БООДК 11 кода, устанавливаетс  единичный потенциал. На выходах остальных элементов сравнени  устанавливаетс  нулевой потенциал При этом значение числа полос оказываетс  в интервале, ограниченном значени ми двух соседних верхних гра- ниц, коды которых подаютс  на входы В соседних элементов сравнени , сигналы на выходах которых различны . Дл  определени  этого интервала сигналы с выходов соседних элементов сравнени  сравниваютс  на элементах ИСКЛЮЧАЮЩЕЕ ИЛИ 68.1-68.(). Единичный потенциал по вл етс  на выходе только того элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, на входы которого подаютс  различные потенциалы . Если на выходах всех элементов сравнени  67.1-67 () устанавливаютс  единичные потенциалы, то на выходах элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 68„1-68.(nm-2), выходе элемента НЕ 69 установ тс  нулевые потенциалы. В этом случае единичный потенциал снимаетс  непосредственно с выхода второго элемента сравнени  67.1. Если

5

о -. ,-

5

0

5

на выходах всех элементов сравнени  67.1-b7.() устанавливаютс  нулевые потенциалы, то на выходах элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 68,1 - 68.() устанавливаютс  также нулевые потенциалы В этом случае единичный потенциал устанавливаетс  на выходе элемента НЕ 69.

Таким образом, при любом поступающем на вход БООДК 11 коде на вход шифратора 70 поступает унитарный код (т.е. код, имеющий только один единичный разр д), причем единичный потенциал подаетс  на вход, номер которого совпадает со значением погп. Под действием этого сигнала на выходе шифратора 70 формируетс  и выдаетс  на выход БООДК 11 двоичный код значени  попг.

Формирователь 27 кода синхронизации работает следующим образом.

На информационные входы седьмого регистра 72 параллельно поступает код попт. По приходу импульса на синх- ровход регистра 72 этот код записываетс  в него. С выхода регистра 72 код выдаетс  на второй выход формировател  кода синхронизации 27 и одновременно поразр дно подаетс  на первые входы элементов И 73. По приходу импульса с выхода 29, 24 блока управлени  29 из п того блока пам ти 71 считываетс  (m+nm-k)-разр дный синх- рокод. Одновременно этот импульс разрешает прохождение k-разр дного кода поптс выхода седьмого регистра 72 через элементы И блока 73. Выходы блока пам ти 71 и блока элементов И 73 образуют первый выход формировател  кода синхронизации 27, По окончании импульса с выхода 29. 24 блока управлени  29 на выходах блока пам ти 71 и блока элементов И 73 устанавливаютс  нулевые потенциалы.

Преобразователь кода 28 работает следующим образом.

На счетный вход счетчика 74 поступают тактовые импульсы с частотой в (ш+1) раз выше частоты обработки информации АЦП 1. Счетчик 74 формирует и выдает на адресные входы мультиплексора 75 адрес информационного входа мультиплексора 75, подключаемого на выход мультиплексора преобразовател  кода 28. На информационные входы мультиплексора 75 поразр дно поступают коды с выхода блока элементов ИЛИ 26. По окончании считывани 

последнего (m+nonr)-io разр да счетчик 74 обнул етс  путем подачи на его обнул ющий вход импульса с выхода 29. 28 бпока управлени  29. В дальнейшем работа преобразовател  кода 28 протекает по описанному алгоритму и прекращаетс  по окончании поступлени  импульсов на счетный вход счетчика 74.

Четвертый делитель 46 работает следующим образом.

Поступающий на третий вход делител  46 код числа складываетс  в сумматоре 78 с кодом числа поптподаваемым на вход В сумматора 78. Полученный в результате код суммы (m+n) с выхода сумматора 78 поступает на вход В (hi 1)-го элемента сравнени  79, В исходном состо нии дес тый счетчик 77 находитс  в нулевом состо нии. Поступающие на второй вход делител  46 импульсы проход т на счетный вход счетчика 77. При этом на выходе счетчика 77 формируетс  код числа поступивших импульсов. При равенстве кодов на входах А и В элемента сравнени  79 на его выходе А-В формируетс  единичный потенциал. Если на первый вход делител  46 поступает широкий импульс с выхода третьего триггера 38, то на выходе четвертого элемента НЕ 76 формируетс  нулевой потенциал, запрещающий прохождение сигнала с выхода элемента сравнени  79 через дев тый элемент И 80. Очередной поступающий на второй вход делител  46 импульс измен ет состо ние счетчика 77. При этом на выходе элемента сравнени  79 устанавливаетс  нулевой потенциал. При переполнении счетчика 77 на его выходе переполнени  формируетс  импульс , поступающий через элемент ИЛИ 81 на выход делител  46. При этом счетчик 77 устанавливаетс  в исходное состо ние. В этот момент импульс, поступающий на первый вход делител  4b, заканчиваетс , и на выходе элемента НЕ 76 устанавливаетс  единичный потенциал, разрешающий прохождение сигналов с выхода элемента сравнени  79 через элемент И 80. С поступлением импульсов на второй вход делител  56 на выходе счетчика 77 формируютс  коды, соответствующие количеству поступивших импульсов. Эти коды поступают на вход А элемента сравнени  79. При равенстве кодов на входах А и В элемента сравнени  79 на его выходе

5

0

А-В формируетс  единичный потенциал. Этот сигнал проходит через элемент И 80 и поступает на обнул ющий вход счетчика 77, а также через элемент ИЛИ 81 на выход делител  46. При этом счетчик 77 обнул етс  и на выходе элемента сравнени  79 устанавливаетс  нулевой потенциал. В дальнейшем работа делител  46 проходит по описанному алгоритму.

Claims (8)

1. Адаптивное устройство дл  сжати  цветовых сигналов телевизионных изображений, содержащее аналого-цифровой преобразователь (АЦП), первый блок сравнени , блок установки опорного уровн , вход которого соединен с входом АЦП и  вл етс  входом адаптивного устройства дл  сжати  цветовых сигналов телевизионных изображений , первый блок пам ти, формирова5 тель кода синхронизации, второй блок сравнени , выход которого соединен с первым входом блока управлени , и преобразователь кода, отличающеес  тем, что, с целью увеличени  коэффициента сжати , введены последовательно соединенные первый счетчик, второй блок пам ти, к второму входу которого подключен первый вход первого блока пам ти и выход АЦП, первый коммутатор, к второму входу которого подключен выход первого блока пам ти, первый регистр и второй регистр, выход которого соединен с первым входом первого блока

Q сравнени , к второму входу которого подключен первый вход второго регистра , и выход первого регистра к второму и третьему входам которого подключены первый и второй выходы блока уп5 р влени , третий и четвертый выходы которого соединены соответственно с вторым входом первого регистра, с объединенными третьим входом первого коммутатора и вторым входом первого блока пам ти, к третьему входу которого подключен выход первого счетчика, к первому входу которого подключен п тый выход блока управлени , к шестому и седьмому выходам и второму входу которого подключены соответственно объединенные третий вход второго блока пам ти и четвертый вход первого коммутатора, третий вход первого блока сравнени  и выход

0

5

0

5

блока установки опорного уровн , введены последовательно соединенные второй счетчик, к первому входу которого подключен выход первого блока сравнени , блок определени  оптимальной длины кода и третий регистр, к второму входу которого подключен восьмой выход блока управлени , а выход соединен с первым входом формировател  кода, синхронизации, первый выход которого соединен с третьим входом блока управлени , дев тый, дес тый, одиннадцатый, двенадцатый и тринадцатый выходы которого соединены соответственно с первым входом второго блока сравнени , вторым и третьим входами формировател  кода синхронизации , и первым и вторым входом преобразовател  кода, введены последовательно соединенные четвертый регистр , к первому, второму и третьему входам которого подключен соответственно второй выход первого коммутатора и четырнадцатый выход блока управлени , п тый регистр, к второму входу которого подключен п тнадцатый выход блока управлени , третий блок сравнени , к второму входу которого подключен шестнадцатый выход блока управлени , элемент ИЛИ, третий счетчик , к другому входу которого подключен семнадцатый выход блока управлени , и мультиплексор, к другому входу которого подключен выход третьего регистра , а выход - соединен с вторым входом элемента ИЛИ, а также введены последовательно соединенные четвертый счетчик, к первому входу которого подключен выход элемента ИЛИ второй коммутатор, третий блок пам ти и блок элементов ИЛИ, к второму входу которого подключен второй выход формировател  кода синхронизации, а выход соединен с третьим входом преобразовател  кода, выход которого  вл етс  выходом адаптивного устройства дл  сжати  цветовых сигналов телевизионных изображений, введены шестой регистр, к первому, второму и третьему входам которого подключены выход четвертого счетчика, восемнадцатый выход блока управлени  и выход второго блока сравнени ( а выход соединен с вторым входом второго блока сравнени , к третьему входу которого подключен второй вход второго коммутатора и первый выход введенного п того счетчика, второй выход которого

соединен с вторым входом четвертого счетчика, третьим входом п того регистра , третьим входом четвертого регистра, вторым входом второго счетчика , третьим входом первого регистра и вторым входом первого счетчика, а второй вход соединен с дев тнадцатым выходом блока управлени , двадца- тый, двадцать первый, двадцать второй и двадцать третий выходы которого соединены соответственно с третьим и четвертым входами второго коммутатора , с вторым и третьим входами 5 третьего блока пам ти, к четвертому и п тому входам которого подключены соответственно выходы третьего счетчика и четвертого регистра введен четвертый блок пам ти, к первому, 0 второму, третьему, четвертому и п тому входам которого подключены соответственно второй выход второго коммутатора , выходы четвертого регистра третьего счетчика, двадцать четвертый 5 и двадцать п тый выходы блока управлени , а выход соединен с третьим входом блока элементов ИЛИ.

2. Устройство по п.1, отличающеес  тем, что блок управ- 0 лени  содержит последовательно соединенные первый триггер, первый вход которого  вл етс  вторым входом блока управлени , первый элемент И, первый счетчик и первый демультиплексор, к второму входу которого подключен выход первого триггера, а первый, второй и третий выходы  вл ютс  соответственно вторым, третьим и седьмым выходами блока управлени , последовательно соединенные первую линию задержки , второй триггер, второй элемент И, второй счетчик и второй демультиплексор , к другому входу которого подключен выход второго тригге- 5 pa, а первый, второй, третий и четвертый выходы  вл ютс  соответственно семнадцатым, п тнадцатым, четырнадцатым и шестнадцатым выходами блока управлени , последовательно соединенные генератор тактовых импульсов (ГТИ) и первый делитель, выход которого соединен с вторыми входами первого и второго элементов И, к третьим входам которых подключен первый вход первого триггера через первый элемент НЕ, последовательно соединенные вторую линию задержки и третий триггер, выход которого  вл етс  дес тым выходом блока управлени ,

5

0

0

5

последовательно соединенные четвертый триггер, первый вход которого  вл етс  первым входом блока управлени , а второй вход соединен с вхо- дом третьего триггера, третий элемент И, к другому входу которого подключен выход ГТИ через второй делитель, третий делитель, четвертый делитель,

ВТОрОЙ И Третий ВХОДЫ КОТОРОГО ЯВЛЯ-

ютс  соответственно третьим входом и дес тым выходом блока управлени , и третий демультиплексор, к другому входу которого подключен выход третьего элемента И через третий счетчик, а первый и второй выходы  вл ютс  соответственно дев тнадцатым и объединенными дев тым и тринадцатым выходами блока управлени , п тый делитель , вход которого соединен с чет- вертым выходом первого демультиплек- сора, а выход  вл етс  восьмым выходом блока управлени , первый элемент ИЛИ, к первому.,и второму входам которого подключены соответственно п тый выход первого демультиплексора и первый выход второго демультиплексора , а выход  вл етс  п тым выходом блока управлени , последовательно соединенные шестой делитель, к входу которого подключен шестой выход демультиплексора , и второй элемент ИЛИ, выход которого  вл етс  первым выходом блока управлени , седьмой , делитель, к входу которого подключен п тый выход второго демультиплексора, а выход  вл етс  восемнадцатым и одиннадцатым выходами блока управлени , восьмой, делитель, к входу которого подключен шестой выход второго де- мультиплексора, а выход соединён с вторым входом второго элемента ИЛИ, .входом второй линии задержки и вторым входом второго триггера, п тый триггер , к входу которого подключен выход второго элемента ИЛИ, а первый и второй выходы  вл ютс  объединенными шестым и двадцатым выходами блока управлени  и объединенными четвертым и двадцать вторым выходами блока управлени -, а также четвертый п тый, шестой и седьмой элементы И, выходы которых  вл ютс  соответственно двадцать вторым, двадцать третьим, двадцать четвертым и двадцать п тым выхо- дами блока управлени , к первому и .. , второму входам четвертого элемента И подключены соответственно первый вход п того триггера и объединенные первый

вход шестого элемента И и шестой вы- ход второго демультиплексора, к второму входу п того элемента И,подклю- чен первый вход седьмого элемента И и третий выход третьего демультиплексора , к второму входу шестого элемента И подключен второй вход седьмого элемента И и второй выход п того триггера, при этом выход третьего делител   вл етс  двенадцатым выходом блока управлени , а выход шестого делител  соединен с входом первой линии задержки и вторым входом первого триггера.

3.Устройство по п.1, отличающеес  тем, что коммутатор содержит первый и второй блоки элементов И, объединенные первые входы которых  вл ютс  вторым входом коммутатора , а выходы соединены с первыми входами соответственно первого и второго блоков элементов ИЛИ, к вторым входам которых подключены выходы третьего и четвертого блоков элементов И, объединенные первые входы которых  вл ютс  первым входом коммутатора , при этом объединенные вторые входы первого и четвертого блоков элементов И  вл ютс  третьим входом коммутатора, четвертым входом которого  вл ютс  объединенные вторые входы второго и третьего блоков элементов И, выходами коммутатора  вл ютс  выходы блока элементов ИЛИ.

4.Устройство по п.1, о т л и - чающе ес  тем, что блок сравнени  содержит последовательно соединенные элемент сравнени , первый и второй входы которого  вл ютс  соответствующими входами блока сравнени , элемент НЕ и элемент И, другой вход которого  вл етс  третьим входом блока сравнени , выход которого  вл етс  выходом элемента И.

5.Устройство по п.1, отличающеес  тем, что блок определени  оптимальной длины кода содержит nm-1 элементов сравнени , пт loguM (где М - количество элементов отображени  в кадре), объединенные входы которых  вл ютс  первым входом - блока определени  оптимальной длины кода п -2 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ,

к первым входам которых подключены выходы соответствующих элементов г сравнени , а выходы соединены с соответствующими входами шифратора, к входу которого подключен выход первого элемента сравнени , а выход  вл етс  выходом блока определени  оптимальной длины кода, а также элемент НЕ, включенный между входом (п -О-го блока сравнени  и входом шифратора , при этом вторые входы 1-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ где i-1... (п -2), соединены с выходом (i+1)-ro элемента сравнени .

6.Устройство по п. 1, о т л и - чающее с  тем, что формирователь кода синхронизации содержит регистр , кода, сигнальный и управл ющий входы которого  вл ютс  соответ- ственно первым и третьим входами формировател  кода синхронизации,

а выходы соединены с первыми входами каждого из К элементов И, вход щих в блок элементов И, где K-log nm, вторые входы которых объединены, соединены с входом блока пам ти и  вл ютс  третьим входом формировател  кода синхронизации, первым выходом которого  вл ютс  выходы регистра, а вторым выходом - выходы блока пам ти и блока элементов И.

7.Устройство по п,1, отличающеес  тем, что преобразователь кода содержит последовательно соединенные счетчик, входы которого  вл ютс  соответственно первым и вторым входами преобразовател  кода, и мультиплексор, информационный вход которого  вл етс  третьим входом преобразовател  кода, выходом которого  вл етс  выход мультиплексора.

8. Устройство по п.1, о т л и - чающеес  тем, что четвертый делитель блока .управлени  содержит последовательно соединенные счетчик, первый вход которого  вл етс  первым входом четвертого делител  блока управлени , элемент сравнени  к другим входам которого подключен выход сумматора , элемент И, к другому входу которого подключен выход элемента НЕ и элемент ИЛИ, выход которого  вл етс  выходом четвертого делител  блока управлени , а к второму входу подключен выход счетчика, к второму входу которого подключен выход элемента И, при этом вход сумматора и вход элемента НЕ  вл ютс  соответственно вторым и третьим входами четвертого делител  блока управлени .

Вход

Выход

Ш8

art 4

от 5 от 29 от 29

hW

Фиг.д

Фиг л

t Cxt«r

amis

от 12 ф от 29

от 26 $ от 29

от 29

-I-I I

Фаг. В .

Фаг, 7