SU1292186A1 - Устройство дл дельта-демодул ции сигналов - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике. Его использование в системах передачи информации позвол ет повысить достоверность передачи- за счет устранени  искажений сигналов с резкими перепадами уровн . Устройство содержит два блока оперативной пам ти, буферньш регистр, цифроаналоговый преобразователь , два коммутатора, синхронизатор , формирователь управл ющих сигналов , интегратор и фильтр нижних частот . Введение формировател  имhyль- сов, регистра сдвига, трех элементов И, блока элементов НЕ, элемента ИЛИ, элемента НЕ и счетчика обеспечивает замену участка с резким перепадом, искаженного по перегрузке, на вели- ;чину этого перепада. 1 з.п. ф-лы, 4 ил. iS сл

Description

11

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в системах передачи информации.

Цель изобретени  - повьпиение дос- товерности передачи за счет устранени  искажений сигналов с резкими перепадами уровн .

На фиг. 1 приведена структурна  схема устройства; на фиг. 2 - форми- рователь управл ющих сигналов; на фиг. 3 - временна  диаграмма работы ,устройства; на фиг. 4 - .временна  диаграмма работы формировател  управл ющих сигналов.

Устройство дл  дельта-демодул ции сигналов содержит формирователь 1 импульсов, синхронизатор 2, регистр 3 сдвига,- блок 4 элементов НЕ, первый 5 и второй 6 элементы И, элемент ИЛИ 7, третий элемент И 8, счетчик 9, формирователь 10 управл ющих сигналов (ФУС), первый II и второй 12 блоки оперативной пам ти, элемент НЕ 13, буферный регистр 14, первый коммутатор 15, цифроаналоговый преобразователь (ЦАП) 16, второй коммутатор 17, интегратор 18 и фильтр 19 нижних частот. Позици ми 20-24

отмечены соответственно первый и второй входы и первые, второй и третьи выходы ФУС 10.

Синхронизатор 2 представл ет собой высокостабильный генератор импульсов , частота повторени  которых равна тактовой частоте входного дель- та-демодулированного (ДМ) сигнала.

Формирователь 10 управл ющих сигналов включает в себ  первый выделитель 25 переднего фронта, выделитель 26 заднего фронта, ключи 27-30 с первого по четвертый, адресный счетчик, 31, параллельные регистры 32-35 с первого по четвертый, ключи 36-40 с п того по дев тый, второй 41 и третий 42 выделители переднего фронта , элемент 43 сравнени , элемент НЕ 44, первый 45 и второй 46 делители частоты, формирователь 47 импульса по переднему фронту, элемент 48 задержки на N-1 тактов, где N разр дность регистра 3 сдвига,.первый 49 и второй 50 формирователи импульса по заднему фронту, элемент ИЛИ 51, третий делитель 52 частоты.

На фиг. 3 обозначено: а - исходный сигнал, передаваемый с помощью ДМ - сигнала; 5 - тактовые импульсы

5

0

5

0

0

5

0

5

0

5

862

с выхода синхронизатора 2; I - ДМ - сигнал на выходе формировател  1; Z - задержанный ДМ-сигнал на входе регистра 3; о. - сигнал на выходе элемента ИЛИ 7; е - сигнал на выходе элемента И 8;, ж - напр жение на выходе ЦАП 16; 1 5 U - сигналы на управл ющих входах коммутатора 17; к - аппроксимирующий сигнал на выходе интегратора 18; л - выходной сигнал устройства.

На фиг. 4 обозначено: а - ДМ - сигнал на выходе формировател  1 импульсов; Б - сигнал на выходе элемента ИЛИ 7; Ь ,2 - режим работы блоков 11 и 12 оперативной пам ти; , е - сигналы с выходов делителей 45 и 46; ; - сигнал с выхода элемента ИЛИ 51; - ДМ - сигнал с выхода регистра 3 сдвига; LI - сигнал на выходе кбммутатора 15 ; к - сигнал на выходе элемента 48 задержки; Л сигнал на выходе формировател  50; м , Н - сигналы на выходах выделителей 41 и 42; о - сигнал на выходе делител  52; п - тактовые импульсы . I

Устройство дл  дельта-демодул ции сигналов работает следующим образом.

Входной ДМ-сигнал из канала св зи поступает на формирователь 1 импульсов , который осуществл ет прив зку этого сигнала к тактовьих импульсам (фиг. 38), поступающим от синхрони- затора 2. .Прив занна  ДМ-пос- ледовательность (фиг. 3 S) поступает на вход регистра 3 сдвига, в котором с каждым тактом происходит сдвиг информации на однн разр д слева направо . Задержанна  на W-1 тактов последовательность снимаетс  с последнего разр да регистра 3 (фиг.З). Па выходе элемента И 5 по вл етс  единица только в том случае, когда все разр ды регистра 3 заполнены единицами (дл  э.лемента И 6 наоборот - нул ми). Таким образом, на выходе элемента ИЛИ 7 держитс  единица (фиг. 3 (J ) только в то врем  когда все разр ды р-егистра 3 заполнены единицами или нул ми. Длительность этого сигнала на (N-1) тактов меньше длительности соответствующей непрерывной серии единиц (нулей) ДМ последо- вательности, и, следовательно, пропорциональна уровню перепада сигнала (фиг.За), передаваемого с помощью ДМ-последовательности.

Сигнал с выхода элемента ИЛИ 7 поступает на первый вход элемента И 8, на второй вход которого поступа- , ют тактовые импульсы, которые поступают на тактовый вход счетчика 9 только в том случае, когда сигнал на выходе элемента ИЛИ 7 равен единице (фиг.Зе). Счетчик 9 должен начинать свой счет из начального состо ни  N-1 с целью устранени  разницы по длительности непрерывной серии нулей (единиц) ДМ-последова- тельности и сигнала на выходе элемента ИЛИ 7.

Установка счетчика 9 в начальное состо ние N-1 производитс  по заднему фронту управл ющего сигнала, поступающего с выхода элемента ИЛИ 7. Этим же фронтом производитс  параллельна  запись содержимого счетчика 9 в регистр 14 до того, как счетчик 9 обнулитс . Таким образом в регистре 14 записано число, в точности совпадающее с количеством единиц нулей) в непрерывной серии ДМ- последовательности. В знаковый разр д регистра 14 записываетс  информаци  о знаке перепада передаваемого сигнала с выхода регистра 3. Переднему фронту передаваемого сигнала соответствует единица, а заднему - нуль. Содержимое регистра 14 (положительное или отрицательное число) параллельным кодом непрерывно поступает на ЦАП 16, с выхода которого снимаетс  посто нное напр жение, по величине соответствующее перепаду передаваемого сигнала (фиг.З.). Его

переднему фронту соответствует поло- 40 щий сигнал, поступающий на первый

жительное напр жение, а заднему - отрицательное .

ДМ-последовательность с выхода регистра 3 одновременно поступает на информационные входы блоков 11 и 12 оперативной пам ти. На их адресные входы, соединенные параллельно, поступают адреса с первых выходов 22 ФУС 10. На управл ющие входы блоков

11и 12 поступает сигнал управлени  режимом работы Запись-считывание

с второго выхода 23 ФУС 10. Этот сигнал поступает на блоки 11 и 12 в противофазе благодар  элементу НЕ 13. Этим же сигналом управл етс  первый коммутатор 15. Работа блоков 11 и

12осуществл етс  в двухтактном режиме , когда в один из них производитс  запись информации, а из другого

10

921864

производитс  считьтание, и наоборот. Коммутатор 15 подключаетс  к тому блоку 11 или 12, с которого производитс  считывание. Таким образом на

5 выходе коммутатора 5 будет ДМ-после- довательность, задержанна  относительно входной на врем  заполнени  соответствующего блока пам тл.

ДМ-последовательность поступает на первый вход второго коммутатора 17, на второй вход которого приходит посто нное напр жение от 11АП 16. Управление ключом осуществл ют сигналы с третьих выходов 24 ФУС 10. Второй

5 коммутатор 17 управл етс  таким образом (фиг.З ц ), что когда на его .первьш вход приходит перва  единица (нуль) в непрерьшной серии единиц (нулей), он соедин ет на врем  одного такта вход интегратора 18 с выходом ЦАП 16. После этого коммутатор 17 отключает вход интегратора 18 до конца непрерьшной серии единиц (нулей ).

20

25

0

5

В момент окончани  непрерывной серии второй коммутатор 17 подключает к входу интегратора 18 выход первого коммутатора 15, и это состо ние сохран етс  до прихода следующей непрерывной серии единиц (нулей.), В силу того, что на первый вход коммутатора 17 приходит задержанна  по времени ДМ-последовательность, котора  заранее проанализирована регистром 3 и элементами И 5 и 6, всегда точно известно, с какого такта начнетс  непрерывна  сери  и сколько тактов она будет длитьс . Управл ювход ФУС 10, прив зан во времени к непрерывной серии единиц (нулей), проход щей через регистр 3. Этот сигнал преобразуетс  ФУС 10 в сигна- 45 ЛЫ управлени  коммутатором 17, кото- рые прив заны к непрерьшным сери м единиц (нулей) уже задержанной ДМ- последовательности.

Таким образом, в момент начала- 50 передачи перепада передаваемого сигнала к входу интегратора 18 подключаетс  посто нное напр жение, соответствующее этому перепаду. Сигнал на выходе интегратора 18 скачкообразно 55 измен етс  на величину этого напр - 1жени , затем держитс  посто нным до окончани  передачи перепада, так как «первый вход интегратора 18 отключаетс  (фиг. Зк).

Выходной сигнал интегратора J8  вл етс  сигналом ступенчатой формы и представл  ет собой копию (аппроксимацию ) исходного сигнала на передающей стороне. В результате фильтрации в фильтре 19 аппроксимирующий сигнал превращаетс  в исходный сигнал переданного сообщени  (фиг.3л).

ФУС 10 работает следующим обра1292186 . 6

таким образом, что в течение времени записи в блок 11 выходы выделителей 25 и 26 соединены с соответствующими входами регистров 32 и 33, а входы регистров 34 и 35 подключены на землю . В течение времени записи в блок 12 выходы выделителей 25 и 26 соединены с соответствующими входами регистров 34 и 35, а входы регистров

зом. Тактовые импульсы от синхрониза- 32 и 33 подключены на землю. Вытора 2 поступают на вход 20 ФУС 10, откуда проход т на тактовый вход ад- .ресного счетчика 31, на -выходах которого формируютс  адреса. Эти адреса поступают параллельньпч кодом на входы регистров 32-35 и входы элемен- та 43 сравнени , а также с первых выходов 22 ФУС 10 на адресные входы

блоков 11 и 12 оперативной пам ти. I

Импульсы окончани  счета поступают с адресного счетчика 31 на делитель 52, на выходе которого формируетс  сигнал (фиг. 4о) управлени  ключами 2.7-30 и 38-40, поступающий также с второго выхода 23 ФУС 10 на управл ющие входы блоков 11 и 12. Дп  нормальной работы устройства у адресного счетчика 31 должно быть исключено нулевое состо ние выходов, а число его рабочих состо ний доллшо соответствовать емкости блоков 1 и 12 (с учетом того, что в  чейку блока 11 или 12 с нулевым адресом ин- формаци  не записываетс ). Управл ющий сигнал с выхода элемента ИЛИ 7 поступает на вход 21 ФУС 10 и проходит на вьщелители 25 и 26, которые вырабатывают короткие импульсы из фронтов. В регистры 32-35 записываютс  адреса, по времени соответствующие переднему и заднему фронтам уп- равл ющего сигнала с выхода элемента ИЛИ 7, лричем в регистры 32 и 34 записываютс  адреса, соответствующие переднему фронту, а в регистры 33 и 35- заднему фронту.

Запись в регистры 32 и 33 осуществл етс  в То врем , когда идет запись в блок 11, а запись в регистры 34 и 35 в то врем , когда идет запись в блок 12. Таким образом, регистры 32 и 33 прив заны по времени к блоку 11, а регистры 34 и 35 блоку 12. Запись в регистры 32-35 осуществл етс  по переднему фронту укороченных импульсов, поступающих с выходов выделителей 25 и 26. Управление ключами 27-30 осуществл етс 

ходы регистров 32-35 через ключи 36, 37 и 40 могут подключатьс  на первую группу входов элемента 43, на вторую группу входов которого поступают адреса со счетчика 31. На выходе элемента 43 сравнени  по вл етс  единица только В том случае, когда совпадает информаци  на обеих группах входов. С выхода элемента 43 сравне- ни  сигнал совпадени  поступает на делитель 45, с выхода которого снимаетс  сигнал ( фиг. 4 q. ), управл ющий ключами 36 и 37, причем во врем  считывани  из блока 11 к входам элемента 43 сравнени  подключаютс  выходы ключа 36, а во врем  считывани  из блока 12 - выходы ключа 37. Ключ 36 осуществл ет попеременное подключение выходов регистров 32 или 33

(а ключ 37 - выходов регистров 34 или 35) к группе входов ключа 40.

Допустим, что в исходном состо нии выходы ключей 36 и 37 соединены

соответственно с выходами регистров 32 и 34. Адрес, соответствующий переднему фронту выходного сигнала регистра 3, записан также в регистры 32 или 34, после этого при считываНИИ происходит совпадение адресов, поступающих с выхода счетчика 31 и с выходов регистров 32 1ши 34. В момент совпадени  по вл етс  импульс. tia выходе элемента 43 сравнени , соответственно измен етс  сигнал на выходе делител  45 (фиг.4ч ,), и, следовательно , ключи 36 и 37 подключают свои выходы к выходам регистров 33 и 35. В эти регистры записьшаетс  адрес , соответствующий заднему фронту выходного сигнала регистра 3. При считывании происходит совпадение этого адреса с текуш.им адресом на выходе счетчика 31 и соответственно

измен етс  управл ющий сигнал на

выходе делител  45 (фиг.4 ), Следовательно , ключи 36 и 37 подключаютс  снова к выходам регистров 32 и 34, Сигнал с .выхода делител  45 пеступа

7 . 12

ет на элемент 48 задержки на Ы-1 так тов, с выхода которого сигнал (фиг. 4 к ) поступает на формирователь 50 импульса по заднему фронту, С выхода формирорател  50 снимаетс  сиг- нал (фиг.4 л ) управлени  на коммутатор 17. С выхода делител  45 сигнал поступает на делитель 46, сигнал с выхода которого (фиг.4е) поступает На входы формирователей 47 и 49 импульсов по переднему и заднему фронтам. Их выходы объединены на элементе ИЛИ 51, с выхода которого снимаетс  управл ющий сигнал на коммутатор 17 (фиг. .).

Дл  того, чтобы исключить возможность ложного срабатывани  элемента 43 сравнени , регистры 32-35 необходимо обнул ть сразу после того, как произошло совпадение текущего адреса, поступающего с выходов счет- чшса 31, с адресом, записанньм в регистрах 32-35. Дл  этого служат выделители 41 и 42 переднего фронта, которые преобразуют соответственно передний и задний фронты (так как па элементе НЕ 44 происходит инвертирование ) управл ющего сигнала с выхода делител  45 в короткие импульсы (фиг. 4м, и). 1Сточи 38 и 39 служат дл  коммутации выходов выделителей 41.и 42 на.входы обнулени  регистров 32-35. Управление ключами 38 и 39 осуществл етс  управл ющим сигналом с выхода делител  52 (фиг. 4 о ) таким образом, что во врем  считьша- ни  с блока 11 выходы выделителей 41 и 42 подключены к соответствующим входам обнулени : регистров 32 и 33, а во врем  считывани  С блока 12 - к входам обнулени  регистров 34 и 35

Таким образом, при передаче сигналов с резкими перепадами уровн  (например, телевизионных) в результате коррекции аппроксимирующего сиг- нала путем вырезани  его искаженных участков (зат нутых фронтов) и подстановки вместо них посто нного уровн  напр жени , соответствзпощего величине перепада передаваемого сигна- ла, врем  установлени  сокращаетс  практически до одного тактового интервала .

Claims (2)

1. Устройство дл  дельта-демодул ции с.игналов, содержащее синхронизатор , выход которого соединен с пер5

21

O -5

0 5

-5 0

5

868

вым входом формировател  управл ющих сигналов, первые, второй и тре- . тьи выходы которого подключены соответственно к адресным входам первого блока оперативной пам ти, управл ющему входу первого коммутатора и управл ющим входам второго коммутатора, информационные входы блоков оперативной пам ти объединены, выходы соединены с соответствующими информационньми входамн первого коммутатора ,, выход которого соединен с первым входом второго коммутатора, буферный регистр, выходы которого подключены к соответствующим входам цифроаналогового преобразовател , выход которого соедпнен с вторым ин- формационныг-1 входом второго коммутатора , выход которого подключен- к информационному входу интегратора, выход которого через фильтр in-скних

частот соединен с выходом устройства , отличающеес  тем, что, с целью повьпдени   достоверности передачи за счет устранени  ис- каженш сигналов с резкими перепадами уровн , в него введены регистр сдвига, элементы И, элемент I-LOH, элемент НЕ, групна элементов НЕ, счет- чшс и формирователь импульсой, выход которого соединен с информационным входом регистра сдвига, первы |выход которого подключен к информа- |Циомным входам блоков оперативной и входу знакового разр да буферного регистра, вторые выходы регистра сдвига подключены к соответ ству ощим входам первого элемента И и через соответствующие элементы НЕ группы к входам второго элемента И, выходы первого и второго элементов И соединен ы с соответствующими входами элемента ИЛИ, выход которого подключен к второму входу формировател  управл ющих сигналов и первому ВХОДУ третьего элемента И, выход ко- торого подключен к счетному входу счетчика, выходы которого соединены

, с соответствующими ипформационньими входами буферного рег:-:стра, вход раз- рещени  записи которого объединен с вторым входом третьего элемента И, установочным входом счетчика, такто- BbijviK входами формировател  импульсов, регистра сдвига и интегратора и подключен к выходу синхронизатора, первые выходы формировател  управл ющих сигналов подключены к адресньм вхоf5

91292186

дам второго блока оперативной пам ти, второй выход, формировател  управл ющих сигналов соединен с управл ющим входом второго блока оперативной пам ти и через элемент НЕ с управл ю- 5 щим входом первого блока оперативной пам ти, информационный вход формировател  импульсов  вл етс  информационным входом устройства.

2. Устройство по П.1, о т л и ч а-JO ю щ е е с   тем, что формирователь

управл ющих сигналов включает в себ  .адресньй счетчик, первые выходы которого подключены к соответствующим информационным входам параллельных регистров с первого по четвертый, соответствующим первым входам элемента сравнени , и  вл ютс  соответствующими первыми выходами формировател  управл ющих сигналов, тактовый вход адресного счетчика объединен с управл ющим входом элемента задержки на N-1 тактов и  вл етс  первым входом формировател  управл ющих сигналов, первый выделитель переднего фронта и выделитель заднего фронта, входы которых объединены и  вл ютс  вторым входом формировател  управл ющих сигналов, выходы подключены к первьм входам соответственно первого, второго, третьего и четвертого ключей, вторые входы которых объединены и подключены к шине нулевого потенциала, выходы первого, третьего, второго и четвертого ключей соединены с входами разрешени  записи параллельных регистров соответственно с первого по четвертый, выходы первого и второго параллельных регистров подключены cooTBeT-t ственно к первым и вторым входам п того ключа, выходы третьего и четвер того параллельных регистров подключены соотв етственно к первым и вторым входам шестого ключа, седьмой

20

25

30

35

40

45

кл го со па пе ди ст ле ше ве де кл вх то ты п  ро вх то вы ко вх та де то вх ад тр то да и вт л  те ми фр пу то вх за вх са и им щи

5

2186

5 O

0

5

0

5

0

5

10

ключ, первый и второй выходы которого соединены с входами обнулени  соответственно первого и третьего параллельных регистров, восьмой ключ, первый и второй выходы которого соединены с входами обнулени  соответственно второго и четвертого параллельных регистров, выходы п того и шестого ключей соединены соответственно с первыми и вторыми входами дев того ключа, выходы которого подключены к соответствующим вторым входам элемента сравнени , выход которого через первый делитель частоты соединен с управл ющими входами п того и шестого ключей, входами второго делител  частоты, информационным входом элемента задержки на N-1 тактов , входами элемента НЕ и второго выделител  переднего фронта, выход которого соединен с информационным входом седьмого ключа, выход элемента НЕ подключен к входу третьего выделител  переднего фронта, выход которого соединен с информационным входом восьмого ключа, второй выход адресного счетчика соединен с входом третьего делител  частоты, выход ко- торого подключен к управл ющим входам ключей с первого по четвертьй и с седьмого по дев тый и  вл етс  вторым выходом формировател ; управл ющих сигналов, выход второго делител  частоты соединен с входами формировател  импульса по переднему фронту и первого формировател  импульса по заднему фронту, выходы которых подключены к соответствующим входам элемента ИЛИ, выход элемента задержки на N-1 тактов соединен с входом второго формировател  импульса по заднему фронту, выход которого и выход элемента ИЛИ  вл ютс  третьими выходами формировател  управл ющих сигналов.

I

лллллшшпллштпшшгтпллллппллпшгллп 

9

К-r-

rU-Lrxr

TJ

ТЛЛЛ. „,,,,., jnjUl-.

Запись

Считывание

А7 лJгIшnJIJlгuгплгlЛJ JШJШJlJU

Фмг.

Редактор Н. Тупица

Составитель О. Ревинский

Техред И.Попович Корректор А. Ильин

28.6/58

Тираж 902Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытие 113035, Москва, Ж-35, Раушска  наб., д. 4/5

Производственйо-полиграфвдеское нредпри тие, г. Ужгород, ул. Проектна , 4

Считывание