KR100200044B1 - 전전자 교환기의 64 서브 하이웨이 다중화 장치 및 방법 - Google Patents

Abstract

본 발명은 전전자 교환기의 64서브하이웨이 다중화 장치 및 방법에 관한 것으로, 종래에는 1프레임 동안 32서브하이웨이에 대한 다중화를 처리함으로써 1프레임에 32서브하이웨이 * 32채널 즉 1024 타임 슬롯의 시간 스위칭이 가능하였으며, 타임 슬롯 번호와 출력 형태가 일치하지 않아 시간 스위치에서 이를 처리하는데 복잡한 제어를 필요로 하게되는 문제점이 있으므로, 본발명은 시간 스위치의 64 서브하이웨이 다중화 방법으로 인하여 2K 용량의 시간 스위치 처리가 가능함으로써, 공간 스위치와의 접속시 링크가 시간스위치 처리용량 1K일때 보다 2/1로 감소되며 시간 스위치와 접속되는 가입자 혹은 트렁크가 1K에서 2K로 증가되는 효과가 있다.

Description

전전자 교환기의 64 서브 하이웨이 다중화 장치 및 방법

제1도는 종래의 다중화 블럭도.

제2도는 서브하이웨이 입력 및 다중화 출력 타이밍도.

제3도는 종래의 321 다중화부 기능도.

제4도는 종래의 321 다중화부 출력도.

제5도는 본 발명의 다중화 블럭도.

제6도는 본 발명의 641 다중화부 기능도.

제7도는 본 발명의 버퍼 메모리의 라이트 어드레스 및 선택 데이타.

제8도는 본 발명의 메모리 출력도이다.

* 도면의 주요부분에 대한 부호의 설명

11 : 직렬 병렬 변환기 12 : 데이타 래치부

13 : 321 다중화부 14 : 다중화 선택부

15 : 프레임 펄스 16 : 클럭

21 : 직렬/병렬 변환기 22 : 데이타 래치부

23 : 641 다중화부 24 : 버퍼 메모리

25 : 다중화 선택부 26 : 버퍼 라이트 어드레스부

27 : 버퍼 리드 어드레스부 28 : 프레임펄스

29 : 클럭

본 발명은 전전자 교환기의 64 서브 하이웨이 다중화 장치 및 방법에 관한 것으로, 특히 전전자 교환기에서의 직렬 2.048 Mbps 의 PCM(Pulse Code Modulation; 펄스 부호 변조 방식 이하 PCM 이라 칭한다.)

데이타 64 서브 하이웨이에 대하여 16.384 Mbps의 병렬 8비트 데이타로 다중화하고, 상기 다중화된 데이타를 버퍼에 임시 저장시켰다가 출력 시킴으로써, 다중화 처리된 16.384 Mbps의 데이타가 동일하게 1프레임 지연되고 실제 타임 슬롯과 일치되게 출력 시킴으로 해서 시간 스위칭을 하기 위한 제어가 간단하게 되고 또한 시간 스위치가 2K 용량을 갖도록한 전전자 교환기의 64 서브 하이웨이 다중화 장치 및 방법에 관한 것이다.

일반적으로 전전자 교환기의 PCM 데이타는 직렬 8비트인 하나의 채널이 32개 연속해서 이어진 2.048 Mbps 의 데이타 스트림이며, 이를 서브 하이웨이라 부르는데, 이 서브 하이웨이는 8비트*32채널이 2.048MHz로 동작되므로 8비트*32/2.048MHz 의 길이 즉 125sec 의 길이를 갖으며 이 125sec 의 길이를 프레임이라 부른다.

이하 도면을 이용하여 설명하면, 종래의 다중화 블럭 구성도는 제 1도와 같이 도시되며, 그 구성을 살펴보면, 직렬로 들어오는 신호를 병렬로 다중화 시키는 직렬/병렬 변환기(11)와; 어떠한 데이타가 들어오면 이 데이타를 다음 데이타가 들어올때까지 일정시간 유지시켜 주는 데이타 래치부(12)와; 서브 하이웨이 32개의 입력신호가 들어오면 하나의 8비트 병렬 신호로 출력시키는 321 다중화부(13)와; 32개의 서브 하이웨이 입력 중에 하나의 입력선이 선택되어야 하는데, 이때 어떠한 입력선을 선택할 것인가를 결정하는 다중화 선택부(14)와; 프레임이 시작되는 것을 나타내기 위한 프레임 펄스(15)및; 1프레임 동안 32 서브 하이웨이*32채널에 대한 다중화를 처리하는 클럭(16)으로 구성된다.

상기와 같이 구성된 제 1 도의 다중화 블럭 구성도는 다음과 같은 동작을 한다.

프레임이 시작되는 것을 나타내기 위하여 프레임 펄스(15)라 부르는 신호가 125sec마다 동기를 맞추게 되는데, 1프레임 동안 32 서브 하이웨이에 대한 다중화를 처리 함으로써 1프레임에 32 서브 하이웨이 * 32 채널 즉 1024 타임 슬롯의 시간 스위칭이 가능하며, 각 32개의 서브 하이웨이는 직렬/병렬 변환기(11)에 입력되어 8비트 병렬로 변환되어 데이타 래치부(12)에서 래치되고, 8비트 병렬로 변환 될때마다 래치된 데이타는 321 다중화부(13)로 출력된다. 이렇게 상기 321 다중화부(13)로 각 서브 하이웨이의 병렬데이타가 입력되며, 또한 321 다중화부(13)로 입력되는 어드레스는 다중화 선택부(14)부에서 출력되는 어드레스이다. 상기 321 다중화부(13)는 8.192MHz의 클럭 속도로 이를 처리함으로써 1프레임동안 32 서브 하이웨이 * 32채널에 대한 다중화를 처리한다.

상기와 같이 동작하는 제1도의 다중화 블럭 구성도를 제 2, 3, 4도를 참조로 하여 상세히 설명하면 다음과 같다.

프레임이 시작되는 것을 나타내기 위하여 프레임 펄스(15)라 부르는 신호가 125sec마다 동기를 맞추게 되는데, 1프레임 동안 32 서브 하이웨이에 대한 다중화를 처리 함으로써 1프레임에 32 서브 하이웨이 * 32채널 즉 1024 타임 슬롯의 시간 스위칭이 가능하며, 각 32개의 서브 하이웨이는 직렬 변환기(11)에 입력되어 8비트 병렬로 변환되어 데이타 래치부(12)에서 래치되고, 8비트 병렬로 변환 될때마다 래치된 데이타는 321 다중화부(13)로 출력된다. 따라서 프레임 펄스에 동기되어 입력되는 0부터 31까지의 서브 하이웨이의 PCM 데이타는 각 채널이 직렬/병렬 변환기(11)를 통하여 8비트 병렬로 처리되고, 각 서브 하이웨이의 0부터 31까지의 채널은 각각 이러한 방법으로 직렬/병렬 변환되어 데이타 래치부(12)를 통하여 321 다중화부(13)에 입력된다. 그러나 각 서브 하이웨이의 0번 채널이 직렬/병렬 변환기(11)를 통하여 8비트 병렬 데이타로 처리되기 위해 8비트/2.048MHz 즉 3.9sec 정도의 지연이 프레임 펄스(15)를 기준으로 생기게 된다.

상기 321 다중화부(13)에 입력된 각 서브 하이웨이의 병렬 데이타는 출력된다. 또한 상기 321 다중화부(13)에 입력되는 어드레스는 다중화 선택부(14)에서 출력되는 어드레스이며, 이때의 321 다중화부(13)는 8.192MHz의 클럭 속도(16)로 이를 처리 함으로써 1프레임 동안 32 서브 하이웨이 * 32채널에 대한 다중화를 처리한다. 그리고, 다중화 처리된 데이타는 프레임 펄스(15)를 기준으로 3.9sec의 지연이 되고, 각 서브하이웨이의 31번 채널은 다음 프레임에서 처리됨으로 다른 채널에 비해 1프레임의 지연이 발생하게 되는 것이다. 또한 321 다중화부(13)의 출력 형태가 각 서브 하이웨이의 0번 채널이 0부터 31까지의 서브 하이웨이에 대해 출력 되고, 1번 채널 순으로 31번 채널까지 출력 되는 형태이다. 즉, 321 다중화부(13)의 출력 형태는 서브 하이웨이 * 32채널 형태로 나타나므로 이것은 타임 슬롯 번호와 출력 형태가 일치하지 않아 시간 스위치에서 이를 처리하는데 복잡한 제어를 필요로 하게되는 문제점이 있었다.

따라서 본 발명은 상기한 종래의 문제점들을 해결하기 위해, 전전자 교환기의 직렬 2.048Mbps의 64개 서브 하이웨이에 대한 다중화를 행하기 위하여 16.384MHz의 클럭을 사용하고 다중화 선택부에서 6비트의 어드레스를 출력시켜 641 다중화부의 어드레스를 지정함으로써, 기존가 같은 1프레임 즉 125sec 동안 64 서브 하이웨이 * 32 채널인 2048 타임 슬롯에 대하여 다중화를 처리한다. 또한 641 다중화부의 출력은 프레임 펄스에 3.9s 지연되고 출력 데이타의 순서가 각 서브 하이웨이의 채널순으로 출력되어 타임 슬롯과 일치하지 않으므로 다중화부의 출력을 버퍼 메모리에 일시 저장시켜 프레임 펄스에 동기를 맞추어 출력 시킴으로써 각 타임 슬롯에 동일한 프레임 지연을 주고 버퍼 메모리에 저장시킬때 상위 어드레스가 각 서브 하이웨이의 번호를 지정하도록 하여 버퍼 메모리 출력시 데이타가 타임 슬롯의 번호와 일치되어 출력하게 됨을 특징으로 한다.

이하 본 발명의 일실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.

제5도는 본 발명의 다중화 블럭 구성도로, 직렬로 들어오는 신호를 병렬로 다중화 시키는 직렬/병렬 변환기(21)와; 상기 직렬/병렬 변환기(21)로부터 데이타가 입력되면 상기 데이타를 다음 데이타가 들어올때까지 저장하는 데이타 래치부(22)와; 상기 데이타 래치부(22)로부터 인가되는 데이타와 어드레스를 합쳐 다중화를 처리하는 641 다중화부(23)와; 다중화로 인한 시간지연을 막기위해 1프레임의 동일한 지연을 주어 가입자 번호와 동기시키는 버퍼 메모리(24)와; 64개의 서브 하이웨이 입력선중 하나의 선만을 선택하는 다중화 선택부(25)와; 데이타가 출력되는 시점에서 어드레스를 맞추기 위한 버퍼 라이트 어드레스부(26)와; 다중화 처리가 끝난 프레임 펄스에 동기되어 순차적으로 어드레스를 출력하도록 하는 버퍼 리드 어드레스부(27)와; 프레임이 시작되는 것을 나타내기 위한 프레임 펄스(28)와; 1프레임의 처리주기가 일정하게 유지되도록 하기 위한 클럭(29)을 포함하여 구성됨을 특징으로 한다.

상기와 같이 구성되는 본 발명의 다중화 블럭 구성도를 제 5, 6, 7, 8도를 참조로 하여 동작을 상세히 설명하면 다음과 같다.

64 서브 하이웨이에 대한 다중화를 처리하기 위해 각 64개의 서브 하이웨이는 직렬/병렬 변환기(21)에 입력되어 8비트 병렬 데이타로 변환되고, 이는 데이타 래치부(22)로 전송된다.

상기 직렬/병렬 변환기(21)에서 출력된 8비트 병렬이타는 데이타 래치부(22)에서 래치된다. 상기 데이타 래치부(22)에 래치 데이타는 상기 직렬/병렬 변환기(21)에서 서브 하이웨이가 8비트 병렬데이타로 변환 될 때마다 641 다중화부(23)로 출력된다. 따라서 프레임 펄스(28)에 동기되어 입력되는 서브 하이웨이의 PCM 데이타는 각 서브 하이웨이의 채널 0부터 채널 31까지에 대해 직렬/병렬 변환기(21)를 통하여 8비트 병렬 데이타로 처리된다. 또한 각 서브 하이웨이의 0번 채널은 직렬/병렬 변환기(21)를 통하여 8비트 병렬 데아타로 변환하기 위한 초기 시간 때문에 8비트/2.048MHz 즉 3.9sec 정도의 지연이 프레임 펄스(28)를 기준으로 생기게 된다.

그리고, 641 다중화부(23)에 입력되는 각 서브 하이웨이의 병렬 데이타는 다중화 선택부(25)에서 출력되는 어드레스에 따라 출력된다. 다시말해 제 6 도에 도시된 바와 같이, 상기 각 해당 어드레스에 따라서 입력된 서브하이웨이의 병렬 데이타가 출력된다. 이때 클럭(29) 속도는 16.384Mbps 이며 1프레임 동안 64 서브 하이웨이 * 32 채널에 대한 다중화를 처리한다. 상기 641 다중화부(23)에서의 출력은 각 서브 하이웨이의 채널에 대하여 순차적으로 이루어 지며, 출력 순서가 실제 타임 슬롯과 같지 않고 프레임 펄스(28)에 기준하여 3.9s 정도 지연 되어 한 프레임 내에서 2048타임 슬롯이 출력되지 않고 각 서브 하이웨이의 31번 채널의 병렬 데이타는 다음 프레임까지 가게 되므로 입력된 동일 프레임의 데이타가 동일한 지연을 갖지 않고 각 서브 하이웨이의 31번 채널은 1프레임의 지연을 더 갖게 된다.

제7도는 버퍼 메모리의 라이트 어드레스 및 선택 데이타를 나타낸것으로 상기 641 다중화부(23)에서의 출력을 타임 슬롯과 일치하도록 하기위해 버퍼 라이트 어드레스부(26)의 어드레스 출력이 A₁₀~A₅까지는 각 서브 하이웨이의 번호와 일치하도록 하고, A₄~A₀는 채널과 같도록 출력 시킴으로써 641 다중화부(23)에서의 출력이 버퍼 메모리(24)에 라이트 되어 지도록 한다.

제8도는 상기 버퍼 메모리에 라이트 되는 메모리의 출력도를 나타낸 것이다.

한편, 버퍼 메모리(24) 리드시는 버퍼 리드 어드레스부(27)에서 다중화 처리를 행한 다음 프레임 펄스에 동기되어 순차적으로 어드레스를 출력 하도록 하고 이 어드레스를 버퍼 메모리(24)의 리드 어드레스로 사용한다. 따라서 버퍼 메모리(24)에서 리드하는 출력 데이타는 타임 슬롯 번호와 일치하여 타임 스위치의 제어가 타임 슬롯 번호로 가능하고 모든 타임 슬롯이 프레임 내에서 동일한 프레임 지연을 갖으며 1프레임 동안 2048 타임 슬롯의 다중화를 행하도록 한다.

이상에서 상세히 상술한 바와 같이 본 발명은 시간 스위치의 64 서브 하이웨이 다중화 방법으로 인하여 2K 용량의 시간 스위치 처리가 가능함으로써, 공간 스위치와의 접속시 링크가 시간스위치 처리용량 1K일때 보다 2/1로 감소되며 시간 스위치와 접속되는 가입자 혹은 트렁크가 1K에서 2K로 증가되는 효과가 있다.

Claims (3)

1. 전전자 교환기의 64 서브 하이웨이 다중화 장치에 있어서, 8비트 병렬 데이타에 어드레스 신호를 부가하고 이를 다중화 하여 출력하는 641 다중화부와; 다중화로 인해 지연되는 시간만큼 1프레임을 지연시킨 후 순차적으로 가입자 번호와 동기시키는 버퍼 메모리와; 64개의 서브 하이웨이 입력에서 하나만을 선택하기 위한 신호를 상기 641 다중화부로 출력하는 다중화 선택부와; 상기 641 다중화부에서 데이타가 출력되는 시점에서 어드레스를 동기시키기 위해 어드레스를 라이트하는 버퍼 라이트 어드레스부와; 다중화 처리를 행한 다음 프레임 펄스에 동기되어 순차적으로 어드레스를 출력하도록 하는 버퍼 리드 어드레스부를 포함하여 구성됨을 특징으로 하는 전전자 교환기의 64 서브 하이웨이 다중화 장치.
2. 제1항에 있어서, 상기 641 다중화부는 출력속도를 16.384Mbps로 하여 1프레임 동안 64 서브 하이웨이 * 32채널에 대해 다중화를 행하도록 함을 특징으로 하는 전전자 교환기의 64 서브 하이웨이 다중화 장치.
3. 641 다중화부와, 버퍼 라이트 어드레스부와, 버퍼 메모리와, 버퍼 리드 어드레스부를 구비하여 641 다중화부에서 출력되는 데이타를 타임 슬롯과 일치시키기 위해 버퍼 라이트 어드레스부의 어드레스 A₁₀~A₅는 각 서브 하이웨이의 번호와 일치시키고, 나머지 어드레스 A₄~A₀는 채널과 일치시킨 후 출력하여 다중화를 행하는 것을 특징으로 하는 전전자 교환기의 64 서브 하이웨이 다중화 방법.