JPH03145831A - フレーム変換回路の折り返し試験方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリを用いた信号変換方式において単位フレ
ーム内にバイトインタリーブに配置されたディジタル信
号を、連続したディジタル信号に変換するフレーム変換
回路の折り返し試験方式に関する。

〔従来の技術〕

従来、ディジタル信号のフレーム変換回路は、ディジタ
ル信号を伝送しあう信号処理装置間で所定の時間（通常
は１２５μ５ｅｃ）に複数のディジタル信号チャネルを
時分割収容した、いわゆるフレーム区間で、自身の装置
で信号処理に適した信号速度、信号配列に信号変換する
場合、ＲＡＭ（ランダムアクセスメモリ）やＦＩＦＯ（
ファーストインファーストアウト）メモリを用いて変換
するのが通例である。

又、信号処理装置間が遠く離れて設置される場合には、
伝送に適した信号やフレームに変換して中継する場合が
ある。このときは、中継の伝送区間に生じた信号の揺ら
ぎ（比較的早い速度で揺らぐジッタ、ゆっくりとした速
度で揺らぐワンプ）を吸収する機能が必要になるためＦ
ＩＦＯメモリでフレーム変換回路を構成したり、信号の
揺らぎをＦＩＦ○メモリに一旦吸収し、その（ｉ　ＲＡ
　Ｍ等で所望の信号配列にフレーム変換する構成が採ら
れてきた。上述の時分割収容したディジタル信号チャネ
ルは６４　Ｋ　ｂ　／　ｓが基本となっており、例えば
高速ディジタル専用線などではユーザが要求する信号速
度が３８４　Ｋ　ｂ　／　ｓと６４Ｋを越える場合は、
この基本チャネル（６４Ｋ　ｂ　／　ｓ　）を複数（こ
の例では６チヤネル）連ねて伝送されている。このよう
にフレームに時分割収容されるディジタル信号チャネル
が、連続されて収容される場合は上述の方法は有効であ
る。

しかし、最近の信号伝送網は、ひとかなまりのユーザ毎
の信号がインタリーブ状に配置されるように標準化が進
められている。第４図にその信号配置の一例を示す。第
４図において、ユーザ信号＃１〜＃４は単位フレームく
１２５μｓ）当たりｎ個の基本チャネル（６４Ｋｂ／Ｓ
）の容量を持ち、それらがインタリーブ配置信号の１本
の時分割信号として収容されている例を示している。イ
ンタリーブ配置とは、ユーザ信号＃１〜＃４を基本チャ
ネル単位に交互に配置することをいう。このようなイン
タリーブ配置信号を連続信号に変換する。信号伝送装置
では、システム構築時の回線試験や、警報転送試験、信
号伝送網の故障時切り分けなど、保守、運用のために、
各ユーザ信号毎に独立に、信号伝送装置で信号を折り返
すことのできる、折り返し試験機能が必要である。

第５図は従来のフレーム変換回路の折り返し試験方式の
一例を説明するためのブロック図である。中継装置など
からのインタリーブ配置信号２−１を伝送区間で発生し
たジッタやワンプを取り除くためＦＩＦＯメモリで構成
した位相揺らぎ吸収回路２１に入力する。位相揺らぎ吸
収回路２１では、中継装置の信号に同期したクロック又
は中継装置から抽出したクロック等の受信タイミング信
号２００で動作する書き込みタイミング回路２２て作っ
た書き込み信号２０１にてインタリーブ配置信号２−１
を書き込む０位相揺らぎ吸収回路２１内のデータは、こ
の信号処理装置に適した信号速度で動作するＦＩＦＯ読
出しタイミング回路２３で作った読出し信号２０２にて
読み出す。この読み出された信号は、インタリーブ配置
のままであり次段のフレーム変換部に渡される。フレー
ム変換部では、直列−並列変換回路２４−１．２４−２
でフレーム変換用のＲＡＭ２５−１．２５−２の処理を
容易にするため８ビツト（オクテツト）毎にパラレルデ
ータに変換する。このＲＡＭの動作は、ＲＡＭ２５−１
が１基本フレーム間インタリーブ配置信号を記憶してい
る間に、ＲＡＭ２５−２は既に記憶した前フレームのイ
ンクリーブ配置信号を読出しアドレスをインタリーブに
選択することで連続配置信号に変換を行ない、ＲＡＭ２
５−２の読み出しが完了したらＲＡＭ２５−２には次の
フレームの信号を書き込み、同時にＲＡＭ２５−１に読
み出しＲＡＭを変更するようにＲＡＭ書き込み／読み出
しタイミング回路２６から書き込み信号２０３−１，２
０３−２と読出し信号２０４−１，２０４．２をＲＡＭ
２５−１゜２５−２に入力しＲＡＭのそれぞれの出力を
選択回路２７で合成し８ビツトのパラレルデータを、並
列−直列変換回路２８でシリアルの連続配置信号２−２
に変換するように構成される。さらに、折り返し試験時
には、連続配置信号送信タイミング信号２０５で動作す
る書き込みタイミング回路３７で作った書き込み信号２
０９−１にて連続配置信号２−２を書き込む、連続配置
信号２−２と２−３との位相補正回路３８内のデータは
、連続配置信号受信タイミング信号２０６で動作する読
み出しタイミング回路３９で作った読み出し信号２０９
−２にて読み出される。折り返し試験を行なうユーザ信
号は、選択回路４０で連続配置信号２−３と合成し、連
続信号２−３１となる。又、連続配置信号からインタリ
ーブ配置信号への変換は、上記機能と逆の機能を行なう
ように構成されている。

〔発明が解決しようとする課題〕

上述した従来のフレーム回路における折り返し試験方式
は、遠隔の信号処理装置間において６４Ｋ　ｂ　／　ｓ
を越える信号速度のユーザ信号を単位フレームに収容す
る場合、基本チャネルを連ねて伝送されずに各ユーザ信
号がインタリーブ状に配置されるので、位相補正回路や
タイミング回路が夫々必要となり回路規模が増大すると
ともにディジタル信号処理の欠点とも言える信号遅延を
増大させる原因になっている。

〔課題を解決するための手段〕

本発明のフレーム変換回路の折り返し試験方式は、複数
のユーザチャネルの信号がバイトインタリーブ状に時分
割多重された受信のインタリーブ配置信号から各ユーザ
信号を第１の書込信号によって記憶する複数の第１のＦ
ＩＦＯメモリと、前記第１の書込信号を発生する第１の
タイミング回路と、前記第１のＦＩＦＯメモリが第１の
読出信号によって読み出された出力を連続配置信号に変
換し出力する第１の多重合成回路と、前記第１の読出信
号を発生する第２のタイミング回路と、前記第１のＦＩ
Ｆ○メモリからの読出データ及び前記第１の読出信号と
前記連続配置信号及び第２の書込信号とを切替えて出力
する選択回路と、前記第２の書込信号を発生する第３の
タイミング回路と、前記第１の読出信号によって前記読
出データを記憶し前記第２の書込信号によって前記連続
配置信号を記憶し第２の読出信号によって記憶した信号
を出力する複数の第２のＦＩＦＯメモリと、前記第２の
書込信号を発生する第４のタイミング回路と、前記第２
のＦ　Ｉ　ＦＯメモリからの信号を合成し送信のインタ
リーブ配置信号として出力する第２の多重合成回路とを
有している。

〔実施例〕

次に、本発明について図面を参照して説明する。第１図
は本発明の一実施例のブロック図、第２図及び第３図は
本実施例の動作を説明するためのタイミング図である。

第１図の本実施例は、複数のユーザチャネルの信号がバ
イトインタリーブ状に時分割多重された受信のインタリ
ーブ配置信号１−１からの各ユーザ信号を第１の書込信
号１０１−１〜１０１−４によって記憶する複数の第１
のＦＩＦＯメモリ１１−１〜１１−４と、書込信号１０
１−１〜１０１−４を発生する第１のタイミング回路１
２と、ＦＩＦＯメモリ１１−１〜１１−４から第１の読
出信号１０２−１〜１０２−４によって読み出された出
力を連続配置信号１０２に変換し出力する第１の多重合
成回路１４と、読出信号１０２−１〜１０２−４を発生
する第２のタイミング回路１３と、ＦＩＦＯメモリ１１
−１〜１１−４からの読出データ及び読出信号１．０２
−１〜１０２−４と入力の連続配置信号１−３及び第２
の書込信号１０５−１〜１０５−４とを切替えて出力す
る選択回路１０６−１〜１０６−４と、第２の書込信号
１０５−１〜１０５−４を発生する第３のタイミング回
路１６と、第１の読出信号１０２−１〜１０２−４によ
って読出データを記憶し、また、第２の書込信号１０５
−１〜１０５−４によって入力の連続配置信号１−３を
記憶し、第２の読出信号１０９−１〜１０９−４によっ
て記憶した信号を出力する複数の第２のＦＩＦＯメモリ
１５−１〜１５−４と、第２の書込信号１ｏ９−１〜１
０９−４を発生する第４のタイミング回路１７と、第２
のＦＩＦＯメモリ１５−１〜１５−４からの信号を合成
し送信のインタリーブ配置信号１−４として出力する第
２の多重合成回路１８とを有して構成される。

次に動作について説明する。

ユーザ信号＃１〜＃４は、第２図に示すように単位フレ
ーム内にインタリーブ配置信号１−１として収容されて
いる。＃は、８ビツトの基本チャネル（６４Ｋ　ｂ　／
　ｓ　）を示しており（＃　１−ｍ）は、ユーザ１のｍ
番目の基本チャネルを表すものとする。インタリーブ配
置信号１−１は、ユーザ毎に用意した４つのＦ　Ｉ　Ｆ
Ｏメモリ１ｌ−１（＃１〉〜１１−４　（＃４）に入力
される。フレーム変換回路の書き込みタイミング１０１
−１〜１０１−４は、第２図のタイムチャートに示すよ
うに、中継装置の信号に同期したタロツク又は中継装置
から抽出したクロック等の受信タイミング信号１００で
動作するＦＩＦＯ書き込みのタイミング回路１２で作っ
た書込信号１０１−１にてインタリーブ配置信号１−１
のユーザ信号＃１を書込信号１０１−２にてユーザ信号
＃２を、書込信号１０１−３にてユーザ信号＃３を、書
込信号１０１−４にてユーザ信号＃４を離散的に書き込
むように作られている。ＦＩＦＯメモリ１ｌ−１（＃１
）〜１１−４　（＃４）のデータは、この信号処理装置
に適した信号速度の装置側から出力の受信タイミング１
０４で動作するＦＩＦＯ読出しのタイ、ミンク回路１３
で作った読出信号１０２−１〜１０２−４で連続的に読
み出す、第２のタイムチャートに示すように読み出され
た読出しデータ１０３−１　（＃１）〜１０３−４　（
＃４）は、多重合成回路１４にて連続配置信号１−２に
変換する。又、連続配置信号からインタリーブ配置信号
への変換は、入力の連続配置信号１−３を、ユーザ信号
毎に用意した４つのＦＩＦＯメモリ１５−１　（＃１）
〜１５−４（＃４）に入力される。フレーム変換回路へ
の書込信号１０５−１〜１０５−４は、第３図のタイム
チャートに示すように、装置側入力の信号に同期した受
信タイミング信号１０６で動作するＦＩＦＯ書き込みの
タイミング回路１６で作った書込信号１０５−１にて連
続配置信号１−３のユーザ信号＃１を、書込信号１０５
−２にて連続配置信号１−３のユーザ信号＃２を、書込
信号１０５−３にて連続配置信号１−３のユーザ信号＃
３を、書込信号１０５−４にて連続配置信号１−３のユ
ーザ信号＃４を連続的に書き込むように作られている。

ＦＩＦＯメモリ１５−１　（＃１）〜１５−４　（＃４
）のデータは、この信号処理装置に適した信号速度の送
信タイミング１０７で動作するＦＩＦＯ読出しのタイミ
ング回路１７で作った読出信号１０８−１〜１０８−４
でインタリーブ的に読み出す。第３図のタイムチャート
に示すように読み出された読出しデータ１０９−１　（
＃１）〜１０９−４　（＃４）は、多重合成回路１８に
てインタリーブ配置信号１−４に変換する。さらに折り
返し試験時にはＦＩＦＯメモリ１１−１　（＃１）〜１
ｌ−４（＃４）から出力される読出データ１０３−１（
＃１）〜１０３−４　（＃４）のうち、折り返し試験を
行なうデータと、そのデータの読み出しを制御する読出
信号１０２−１　（＃１）〜１０２−４（＃４）とを選
択回路１０６−１　（＃１）〜１０６−１　（＃４）に
直接戻すことによって、ＦＩＦＯメモリ１５−１　（＃
１）〜１５−４（＃４）の書き込みを制御し、データを
折り返す。

なお、ＦＩＦＯメモリによるフレーム変換の場合、書き
込みと読み出しの信号速度が異なる信号変換ができるこ
とが特徴であるがそれは、書き込み信号の位相と読出し
信号の位相を比較して書き込みあるいは読み出しのタイ
ミング制御を行なう事で実現している。

本実施例では、折り返し試験時にＦＩＦＯメモリによる
フレーム変換のための、書き込みあるいは読み出しのタ
イミング制御を行なえば、ＦＩＦＯメモリへの書き込み
タイミング信号は、新たに作る必要がなく、ユーザ信号
が複数になっても折り返し試験のためのタイミング信号
回路が複雑になることがないという特徴がある。

さらに、折り返し試験のための余分なＦＩＦＯなどが不
用なためディジタル信号処理の欠点とも言える、信号遅
延を増大させることがなく、回路構成を簡易化すること
ができる。

〔発明の効果〕

以上説明したように本発明は、受信のインタリーブ配置
信号から記憶した第１のＦＩＦＯメモリの加入者信号を
第２のＦ　Ｉ　ＦＯメモリを介して送信のインタリーブ
配置信号として折り返し出力することにより、６４　Ｋ
　ｂ　／　ｓを越える信号速度のユーザ信号がインタリ
ーブ状に配置される場合に信号折り返しのためのＦＩＦ
Ｏメモリーや、新たなタイミング回路を用いずに実現で
きるために、収容されるユーザー数とは無関係に、回路
規模を増大させることなく、かつ、信号遅延を増大させ
ることもなくバイトインタリーブ信号配置のフレーム変
換回路における折り返し試験ができるという効果がある
。

２．１０３・・・連続配置信号、１１−１〜１１−４゜
１５−１〜１５−４・・・フレーム変換用のＦＩＦＯメ
モリ、１２．１Ｂ、１６．１７・・・タイミング回路、
１０１−１〜１０１−４，１０５−１〜１０５−４・・
・書込信号、１０２−１〜１０２−４，１０８−１〜１
０８−４・・・読出信号、１０３−１〜１０３−４，１
０９−１〜１０９−４・・・読出データ、１０６−１〜
１０６−４・・・選択回路。

【図面の簡単な説明】

第１図は、本発明の一実施例のブロック図、第２図は本
実施例のフレーム変換回路のインタリーブ配置信号から
連続配置信号への変換を示したタイムチャート、第３図
は本実施例のフレーム変換回路の連続配置信号からイン
タリーブ配置信号への変換を示したタイムチャート、第
４図はインタリーブ信号の構成を説明した図、第５図は
従来のフレーム変換回路の折り返し試験方式の一例のブ
ロック図である。

Claims (1)

【特許請求の範囲】
1. 　複数のユーザチャネルの信号がバイトインタリーブ状
   に時分割多重された受信のインタリーブ配置信号から各
   ユーザ信号を第１の書込信号によって記憶する複数の第
   １のＦＩＦＯメモリと、前記第１の書込信号を発生する
   第１のタイミング回路と、前記第１のＦＩＦＯメモリが
   第１の読出信号によつて読み出された出力を連続配置信
   号に変換し出力する第１の多重合成回路と、前記第１の
   読出信号を発生する第２のタイミング回路と、前記第１
   のＦＩＦＯメモリからの読出データ及び前記第１の読出
   信号と前記連続配置信号及び第２の書込信号とを切替え
   て出力する選択回路と、前記第２の書込信号を発生する
   第３のタイミング回路と、前記第１の読出信号によって
   前記読出データを記憶し前記第２の書込信号によって前
   記連続配置信号を記憶し第２の読出信号によって記憶し
   た信号を出力する複数の第２のＦＩＦＯメモリと、前記
   第２の書込信号を発生する第４のタイミング回路と、前
   記第２のＦＩＦＯメモリからの信号を合成し送信のイン
   タリーブ配置信号として出力する第２の多重合成回路と
   を有することを特徴とするフレーム変換回路の折り返し
   試験方式。