JPH07105773B2 - フレーム変換回路の折り返し試験方式 - Google Patents
フレーム変換回路の折り返し試験方式Info
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- JPH07105773B2 JPH07105773B2 JP1285801A JP28580189A JPH07105773B2 JP H07105773 B2 JPH07105773 B2 JP H07105773B2 JP 1285801 A JP1285801 A JP 1285801A JP 28580189 A JP28580189 A JP 28580189A JP H07105773 B2 JPH07105773 B2 JP H07105773B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリを用いた信号変換方式において単位フレ
ーム内にバイトインタリーブに配置されたディジタル信
号を、連続したディジタル信号に変換するフレーム変換
回路の折り返し試験方式に関する。
ーム内にバイトインタリーブに配置されたディジタル信
号を、連続したディジタル信号に変換するフレーム変換
回路の折り返し試験方式に関する。
従来、ディジタル信号のフレーム変換回路は、ディジタ
ル信号を伝送しあう信号処理装置間で所定の時間（通常
は125μsec）に複数のディジタル信号チャネルを時分割
収容した、いわゆるフレーム区間で、自身の装置で信号
処理に適した信号速度，信号配列に信号変換する場合、
RAM（ランダムアクセスメモリ）やFIFO（ファーストイ
ンファーストアウト）メモリを用いて変換するのが通例
である。
ル信号を伝送しあう信号処理装置間で所定の時間（通常
は125μsec）に複数のディジタル信号チャネルを時分割
収容した、いわゆるフレーム区間で、自身の装置で信号
処理に適した信号速度，信号配列に信号変換する場合、
RAM（ランダムアクセスメモリ）やFIFO（ファーストイ
ンファーストアウト）メモリを用いて変換するのが通例
である。
又、信号処理装置間が遠く離れて設置される場合には、
伝送に適した信号やフレームに変換して中継する場合が
ある。このときは、中継の伝送区間に生じた信号の揺ら
ぎ（比較的早い速度で揺らぐジッタ，ゆっくりとした速
度で揺らぐワンダ）を吸収する機能が必要になるためFI
FOメモリでフレーム変換回路を構成したり、信号の揺ら
ぎをFIFOメモリに一旦吸収し、その後RAM等で所望の信
号配列にフレーム変換する構成が採られてきた。上述の
時分割収容したディジタル信号チャネルは64Kb/sが基本
となっており、例えば高速ディジタル専用線などではユ
ーザが要求する信号速度が384kb/sと64Kを越える場合
は、この基本チャネル（64Kb/s）を複数（この例では６
チャネル）連ねて伝送されている。このようにフレーム
に時分割収容されるディジタル信号チャネルが、連続さ
れて収容される場合は上述の方法は有効である。
伝送に適した信号やフレームに変換して中継する場合が
ある。このときは、中継の伝送区間に生じた信号の揺ら
ぎ（比較的早い速度で揺らぐジッタ，ゆっくりとした速
度で揺らぐワンダ）を吸収する機能が必要になるためFI
FOメモリでフレーム変換回路を構成したり、信号の揺ら
ぎをFIFOメモリに一旦吸収し、その後RAM等で所望の信
号配列にフレーム変換する構成が採られてきた。上述の
時分割収容したディジタル信号チャネルは64Kb/sが基本
となっており、例えば高速ディジタル専用線などではユ
ーザが要求する信号速度が384kb/sと64Kを越える場合
は、この基本チャネル（64Kb/s）を複数（この例では６
チャネル）連ねて伝送されている。このようにフレーム
に時分割収容されるディジタル信号チャネルが、連続さ
れて収容される場合は上述の方法は有効である。
しかし、最近の信号伝送網は、ひとかたまりのユーザ毎
の信号がインタリーブ状に配置されるように標準化が進
められている。第４図にその信号配置の一例を示す。第
４図において、ユーザ信号＃１〜＃４は単位フレーム
（125μｓ）当たりｎ個の基本チャネル（64Kb/s）の容
量を持ち、それらがインタリーブ配置信号の１本の時分
割信号として収容されている例を示している。インタリ
ーブ配置とは、ユーザ信号＃１〜＃４を基本チャネル単
位に交互に配置することをいう。このようなインタリー
ブ配置信号を連続信号に変換する。信号伝送装置では、
システム構築時の回線試験や、警報転送試験、信号伝送
網の故障時切り分けなど、保守、運用のために、各ユー
ザ信号毎に独立に、信号伝送装置で信号を折り返すこと
のできる、折り返し試験機能が必要である。
の信号がインタリーブ状に配置されるように標準化が進
められている。第４図にその信号配置の一例を示す。第
４図において、ユーザ信号＃１〜＃４は単位フレーム
（125μｓ）当たりｎ個の基本チャネル（64Kb/s）の容
量を持ち、それらがインタリーブ配置信号の１本の時分
割信号として収容されている例を示している。インタリ
ーブ配置とは、ユーザ信号＃１〜＃４を基本チャネル単
位に交互に配置することをいう。このようなインタリー
ブ配置信号を連続信号に変換する。信号伝送装置では、
システム構築時の回線試験や、警報転送試験、信号伝送
網の故障時切り分けなど、保守、運用のために、各ユー
ザ信号毎に独立に、信号伝送装置で信号を折り返すこと
のできる、折り返し試験機能が必要である。
第５図は従来のフレーム変換回路の折り返し試験方式の
一例を説明するためのブロック図である。中継装置など
からのインタリーブ配置信号２−１を伝送区間で発生し
たジッタやワンダを取り除くためFIFOメモリで構成した
位相揺らぎ吸収回路21に入力する。位相揺らぎ吸収回路
21では、中継装置の信号に同期したクロック又は中継装
置から抽出したクロック等の受信タイミング信号200で
動作する書き込みタイミング回路22で作った書き込み信
号201にてインタリーブ配置信号２−１を書き込む。位
相揺らぎ吸収回路21内のデータは、この信号処理装置に
適した信号速度で動作するFIFO読出しタイミング回路23
で作った読出し信号202にて読み出す。この読み出され
た信号は、インタリーブ配置のままであり次段のフレー
ム変換部に渡される。フレーム変換部では、直列−並列
変換回路24−1,24−２でフレーム変換用のRAM25−1,25
−２の処理を容易にするため８ビット（オクテット）毎
にパラレルデータに変換する。このRAMの動作は、RAM25
−１が１基本フレーム間インタリーブ配置信号を記憶し
ている間に、RAM25−２は既に記憶した前フレームのイ
ンタリーブ配置信号を読出しアドレスをインタリーブに
選択することで連続配置信号に変換を行ない、RAM25−
２の読み出しが完了したらRAM25−２には次のフレーム
の信号を書き込み、同時にRAM25−１に読み出しRAMを変
更するようにRAM書き込み／読み出しタイミング回路26
から書き込み信号203−1,203−２と読出し信号204−1,2
04,2をRAM25−1,25−２に入力しRAMのそれぞれの出力を
選択回路27で合成し８ビットのパラレルデータを、並列
−直列変換回路28でシリアルの連続配置信号２−２に変
換するように構成される。さらに、折り返し試験時に
は、連続配置信号送信タイミング信号205で動作する書
き込みタイミング回路37で作った書き込み信号209−１
にて連続配置信号２−２を書き込む。連続配置信号２−
２と２−３との位相補正回路38内のデータは、連続配置
信号受信タイミング信号206で動作する読み出しタイミ
ング回路39で作った読み出し信号209−２にて読み出さ
れる。折り返し試験を行なうユーザ信号は、選択回路40
で連続配置信号２−３と合成し、連続信号２−31とな
る。又、連続配置信号からインタリーブ配置信号への変
換は、上記機能と逆の機能を行なうように構成されてい
る。
一例を説明するためのブロック図である。中継装置など
からのインタリーブ配置信号２−１を伝送区間で発生し
たジッタやワンダを取り除くためFIFOメモリで構成した
位相揺らぎ吸収回路21に入力する。位相揺らぎ吸収回路
21では、中継装置の信号に同期したクロック又は中継装
置から抽出したクロック等の受信タイミング信号200で
動作する書き込みタイミング回路22で作った書き込み信
号201にてインタリーブ配置信号２−１を書き込む。位
相揺らぎ吸収回路21内のデータは、この信号処理装置に
適した信号速度で動作するFIFO読出しタイミング回路23
で作った読出し信号202にて読み出す。この読み出され
た信号は、インタリーブ配置のままであり次段のフレー
ム変換部に渡される。フレーム変換部では、直列−並列
変換回路24−1,24−２でフレーム変換用のRAM25−1,25
−２の処理を容易にするため８ビット（オクテット）毎
にパラレルデータに変換する。このRAMの動作は、RAM25
−１が１基本フレーム間インタリーブ配置信号を記憶し
ている間に、RAM25−２は既に記憶した前フレームのイ
ンタリーブ配置信号を読出しアドレスをインタリーブに
選択することで連続配置信号に変換を行ない、RAM25−
２の読み出しが完了したらRAM25−２には次のフレーム
の信号を書き込み、同時にRAM25−１に読み出しRAMを変
更するようにRAM書き込み／読み出しタイミング回路26
から書き込み信号203−1,203−２と読出し信号204−1,2
04,2をRAM25−1,25−２に入力しRAMのそれぞれの出力を
選択回路27で合成し８ビットのパラレルデータを、並列
−直列変換回路28でシリアルの連続配置信号２−２に変
換するように構成される。さらに、折り返し試験時に
は、連続配置信号送信タイミング信号205で動作する書
き込みタイミング回路37で作った書き込み信号209−１
にて連続配置信号２−２を書き込む。連続配置信号２−
２と２−３との位相補正回路38内のデータは、連続配置
信号受信タイミング信号206で動作する読み出しタイミ
ング回路39で作った読み出し信号209−２にて読み出さ
れる。折り返し試験を行なうユーザ信号は、選択回路40
で連続配置信号２−３と合成し、連続信号２−31とな
る。又、連続配置信号からインタリーブ配置信号への変
換は、上記機能と逆の機能を行なうように構成されてい
る。
上述した従来のフレーム回路における折り返し試験方式
は、遠隔の信号処理装置間において64Kb/sを越える信号
速度のユーザ信号を単位フレームに収容する場合、基本
チャネルを連ねて伝送されずに各ユーザ信号がインタリ
ーブ状に配置されるので、位相補正回路やタイミング回
路が夫々必要となり回路規模が増大するとともにディジ
タル信号処理の欠点とも言える信号遅延を増大させる原
因になっている。
は、遠隔の信号処理装置間において64Kb/sを越える信号
速度のユーザ信号を単位フレームに収容する場合、基本
チャネルを連ねて伝送されずに各ユーザ信号がインタリ
ーブ状に配置されるので、位相補正回路やタイミング回
路が夫々必要となり回路規模が増大するとともにディジ
タル信号処理の欠点とも言える信号遅延を増大させる原
因になっている。
本発明のフレーム変換回路の折り返し試験方式は、複数
のユーザチャネルの信号がバイトインタリーブ状に時分
割多重された受信のインタリーブ配置信号から各ユーザ
信号を第１の書込信号によって記憶する複数の第１のFI
FOメモリと、前記第１の書込信号を発生する第１のタイ
ミング回路と、前記第１のFIFOメモリが第１の読出信号
によって読み出された出力を連続配置信号に変換し出力
する第１の多重合成回路と、前記第１の読出信号を発生
する第２のタイミング回路と、前記第１のFIFOメモリか
らの読出データ及び前記第１の読出信号と前記連続配置
信号及び第２の書込信号とを切替えて出力する選択回路
と、前記第２の書込信号を発生する第３のタイミング回
路と、前記第１の読出信号によって前記読出データを記
憶し前記第２の書込信号によって前記連続配置信号を記
憶し第２の読出信号によって記憶した信号を出力する複
数の第２のFIFOメモリと、前記第２の読出信号を発生す
る第４のタイミング回路と、前記第２のFIFOメモリから
の信号を合成し送信のインタリーブ配置信号として出力
する第２の多重合成回路とを有している。
のユーザチャネルの信号がバイトインタリーブ状に時分
割多重された受信のインタリーブ配置信号から各ユーザ
信号を第１の書込信号によって記憶する複数の第１のFI
FOメモリと、前記第１の書込信号を発生する第１のタイ
ミング回路と、前記第１のFIFOメモリが第１の読出信号
によって読み出された出力を連続配置信号に変換し出力
する第１の多重合成回路と、前記第１の読出信号を発生
する第２のタイミング回路と、前記第１のFIFOメモリか
らの読出データ及び前記第１の読出信号と前記連続配置
信号及び第２の書込信号とを切替えて出力する選択回路
と、前記第２の書込信号を発生する第３のタイミング回
路と、前記第１の読出信号によって前記読出データを記
憶し前記第２の書込信号によって前記連続配置信号を記
憶し第２の読出信号によって記憶した信号を出力する複
数の第２のFIFOメモリと、前記第２の読出信号を発生す
る第４のタイミング回路と、前記第２のFIFOメモリから
の信号を合成し送信のインタリーブ配置信号として出力
する第２の多重合成回路とを有している。
次に、本発明について図面を参照して説明する。第１図
は本発明の一実施例のブロック図、第２図及び第３図は
本実施例の動作を説明するためのタイミング図である。
は本発明の一実施例のブロック図、第２図及び第３図は
本実施例の動作を説明するためのタイミング図である。
第１図の本実施例は、複数のユーザチャネルの信号がバ
イトインタリーブ状に時分割多重された受信のインタリ
ーブ配置信号１−１からの各ユーザ信号を第１の書込信
号101−１〜101−４によって記憶する複数の第１のFIFO
メモリ11−１〜11−４と、書込信号101−１〜101−４を
発生する第１のタイミング回路12と、FIFOメモリ11−１
〜11−４から第１の読出信号102−１〜102−４によって
読み出された出力を連続配置信号102に変換し出力する
第１の多重合成回路14と、読出信号102−１〜102−４を
発生する第２のタイミング回路13と、FIFOメモリ11−１
〜11−４からの読出データ及び読出信号102−１〜102−
４と入力の連続配置信号１−３及び第２の書込信号105
−１〜105−４とを切替えて出力する選択回路106−１〜
106−４と、第２の書込信号105−１〜105−４を発生す
る第３のタイミング回路16と、第１の読出信号102−１
〜102−４によって読出データを記憶し、また、第２の
書込信号105−１〜105−４によって入力の連続配置信号
１−３を記憶し、第２の読出信号108−１〜108−４によ
って記憶した信号を出力する複数の第２のFIFOメモリ15
−１〜15−４と、第２の読出信号108−１〜108−４を発
生する第４のタイミング回路17と、第２のFIFOメモリ15
−１〜15−４からの信号を合成し送信のインタリーブ配
置信号１−４として出力する第２の多重合成回路18とを
有して構成される。
イトインタリーブ状に時分割多重された受信のインタリ
ーブ配置信号１−１からの各ユーザ信号を第１の書込信
号101−１〜101−４によって記憶する複数の第１のFIFO
メモリ11−１〜11−４と、書込信号101−１〜101−４を
発生する第１のタイミング回路12と、FIFOメモリ11−１
〜11−４から第１の読出信号102−１〜102−４によって
読み出された出力を連続配置信号102に変換し出力する
第１の多重合成回路14と、読出信号102−１〜102−４を
発生する第２のタイミング回路13と、FIFOメモリ11−１
〜11−４からの読出データ及び読出信号102−１〜102−
４と入力の連続配置信号１−３及び第２の書込信号105
−１〜105−４とを切替えて出力する選択回路106−１〜
106−４と、第２の書込信号105−１〜105−４を発生す
る第３のタイミング回路16と、第１の読出信号102−１
〜102−４によって読出データを記憶し、また、第２の
書込信号105−１〜105−４によって入力の連続配置信号
１−３を記憶し、第２の読出信号108−１〜108−４によ
って記憶した信号を出力する複数の第２のFIFOメモリ15
−１〜15−４と、第２の読出信号108−１〜108−４を発
生する第４のタイミング回路17と、第２のFIFOメモリ15
−１〜15−４からの信号を合成し送信のインタリーブ配
置信号１−４として出力する第２の多重合成回路18とを
有して構成される。
次に動作について説明する。
ユーザ信号＃１〜＃４は、第２図に示すように単位フレ
ーム内にインタリーブ配置信号１−１として収容されて
いる。＃は、８ビットの基本チャネル（64Kb/s）を示し
ており（＃１−ｍ）は、ユーザ１のｍ番目の基本チャネ
ルを表すものとする。インタリーブ配置信号１−１は、
ユーザ毎に用意した４つのFIFOメモリ11−１（＃１）〜
11−４（＃４）に入力される。フレーム変換回路の書き
込みタイミング101−１〜101−４は、第２図のタイムチ
ャートに示すように、中継装置の信号に同期したクロッ
ク又は中継装置から抽出したクロック等の受信タイミン
グ信号100で動作するFIFO書き込みのタイミング回路12
で作った書込信号101−１にてインタリーブ配置信号１
−１のユーザ信号＃１を書込信号101−２にてユーザ信
号＃２を、書込信号101−３にてユーザ信号＃３を、書
込信号101−４にてユーザ信号＃４を離散的に書き込む
ように作られている。FIFOメモリ11−１（＃１）〜11−
４（＃４）のデータは、この信号処理装置に適した信号
速度の装置側から出力の受信タイミング104で動作するF
IFO読出しのタイミング回路13で作った読出信号102−１
〜102−４で連続的に読み出す。第２のタイムチャート
に示すように読み出された読出しデータ103−１（＃
１）〜103−４（＃４）は、多重合成回路14にて連続配
置信号１−２に変換する。又、連続配置信号からインタ
リーブ配置信号への変換は、入力の連続配置信号１−３
を、ユーザ信号毎に用意した４つのFIFOメモリ15−１
（＃１）〜15−４（＃４）に入力される。フレーム変換
回路への書込信号105−１〜105−４は、第３図のタイム
チャートに示すように、装置側入力の信号に同期した受
信タイミング信号106で動作するFIFO書き込みのタイミ
ング回路16で作った書込信号105−１にて連続配置信号
１−３のユーザ信号＃１を、書込信号105−２にて連続
配置信号１−３のユーザ信号＃２を、書込信号105−３
にて連続配置信号１−３のユーザ信号＃３を、書込信号
105−４にて連続配置信号１−３のユーザ信号＃４を連
続的に書き込むように作られている。FIFOメモリ15−１
（＃１）〜15−４（＃４）のデータは、この信号処理装
置に適した信号速度の送信タイミング107で動作するFIF
O読出しのタイミング回路17で作った読出信号108−１〜
108−４でインタリーブ的に読み出す。第３図のタイム
チャートに示すように読み出された読出しデータ109−
１（＃１）〜109−４（＃４）は、多重合成回路18にて
インタリーブ配置信号１−４に変換する。さらに折り返
し試験時にはFIFOメモリ11−１（＃１）〜11−４（＃
４）から出力される読出データ103−１（＃１）〜103−
４（＃４）のうち、折り返し試験を行なうデータと、そ
のデータの読み出しを制御する読出信号102−１（＃
１）〜102−４（＃４）とを選択回路106−１（＃１）〜
106−１（＃４）に直接戻すことによって、FIFOメモリ1
5−１（＃１）〜15−４（＃４）の書き込みを制御し、
データを折り返す。
ーム内にインタリーブ配置信号１−１として収容されて
いる。＃は、８ビットの基本チャネル（64Kb/s）を示し
ており（＃１−ｍ）は、ユーザ１のｍ番目の基本チャネ
ルを表すものとする。インタリーブ配置信号１−１は、
ユーザ毎に用意した４つのFIFOメモリ11−１（＃１）〜
11−４（＃４）に入力される。フレーム変換回路の書き
込みタイミング101−１〜101−４は、第２図のタイムチ
ャートに示すように、中継装置の信号に同期したクロッ
ク又は中継装置から抽出したクロック等の受信タイミン
グ信号100で動作するFIFO書き込みのタイミング回路12
で作った書込信号101−１にてインタリーブ配置信号１
−１のユーザ信号＃１を書込信号101−２にてユーザ信
号＃２を、書込信号101−３にてユーザ信号＃３を、書
込信号101−４にてユーザ信号＃４を離散的に書き込む
ように作られている。FIFOメモリ11−１（＃１）〜11−
４（＃４）のデータは、この信号処理装置に適した信号
速度の装置側から出力の受信タイミング104で動作するF
IFO読出しのタイミング回路13で作った読出信号102−１
〜102−４で連続的に読み出す。第２のタイムチャート
に示すように読み出された読出しデータ103−１（＃
１）〜103−４（＃４）は、多重合成回路14にて連続配
置信号１−２に変換する。又、連続配置信号からインタ
リーブ配置信号への変換は、入力の連続配置信号１−３
を、ユーザ信号毎に用意した４つのFIFOメモリ15−１
（＃１）〜15−４（＃４）に入力される。フレーム変換
回路への書込信号105−１〜105−４は、第３図のタイム
チャートに示すように、装置側入力の信号に同期した受
信タイミング信号106で動作するFIFO書き込みのタイミ
ング回路16で作った書込信号105−１にて連続配置信号
１−３のユーザ信号＃１を、書込信号105−２にて連続
配置信号１−３のユーザ信号＃２を、書込信号105−３
にて連続配置信号１−３のユーザ信号＃３を、書込信号
105−４にて連続配置信号１−３のユーザ信号＃４を連
続的に書き込むように作られている。FIFOメモリ15−１
（＃１）〜15−４（＃４）のデータは、この信号処理装
置に適した信号速度の送信タイミング107で動作するFIF
O読出しのタイミング回路17で作った読出信号108−１〜
108−４でインタリーブ的に読み出す。第３図のタイム
チャートに示すように読み出された読出しデータ109−
１（＃１）〜109−４（＃４）は、多重合成回路18にて
インタリーブ配置信号１−４に変換する。さらに折り返
し試験時にはFIFOメモリ11−１（＃１）〜11−４（＃
４）から出力される読出データ103−１（＃１）〜103−
４（＃４）のうち、折り返し試験を行なうデータと、そ
のデータの読み出しを制御する読出信号102−１（＃
１）〜102−４（＃４）とを選択回路106−１（＃１）〜
106−１（＃４）に直接戻すことによって、FIFOメモリ1
5−１（＃１）〜15−４（＃４）の書き込みを制御し、
データを折り返す。
なお、FIFOメモリによるフレーム変換の場合、書き込み
と読み出しの信号速度が異なる信号変換ができることが
特徴であるがそれは、書き込み信号の位相と読出し信号
の位相を比較して書き込みあるいは読み出しのタイミン
グ制御を行なう事で実現している。
と読み出しの信号速度が異なる信号変換ができることが
特徴であるがそれは、書き込み信号の位相と読出し信号
の位相を比較して書き込みあるいは読み出しのタイミン
グ制御を行なう事で実現している。
本実施例では、折り返し試験時にFIFOメモリによるフレ
ーム変換のための、書き込みあるいは読み出しのタイミ
ング制御を行なえば、FIFOメモリへの書き込みタイミン
グ信号は、新たに作る必要がなく、ユーザ信号が複数に
なっても折り返し試験のためのタイミング信号回路が複
雑になることがないという特徴がある。
ーム変換のための、書き込みあるいは読み出しのタイミ
ング制御を行なえば、FIFOメモリへの書き込みタイミン
グ信号は、新たに作る必要がなく、ユーザ信号が複数に
なっても折り返し試験のためのタイミング信号回路が複
雑になることがないという特徴がある。
さらに、折り返し試験のための余分なFIFOなどが不用な
ためディジタル信号処理の欠点とも言える、信号遅延を
増大させることがなく、回路構成を簡易化することがで
きる。
ためディジタル信号処理の欠点とも言える、信号遅延を
増大させることがなく、回路構成を簡易化することがで
きる。
以上説明したように本発明は、受信のインタリーブ配置
信号から記憶した第１のFIFOメモリの加入者信号を第２
のFIFOメモリを介して送信のインタリーブ配置信号とし
て折り返し出力することにより、64Kb/sを越える信号速
度のユーザ信号がインタリーブ状に配置される場合に信
号折り返しのためのFIFOメモリーや、新たなタイミング
回路を用いずに実現できるために、収容されるユーザー
数とは無関係に、回路規模を増大させることなく、か
つ、信号遅延を増大させることもなくバイトインタリー
ブ信号配置のフレーム変換回路における折り返し試験が
できるという効果がある。
信号から記憶した第１のFIFOメモリの加入者信号を第２
のFIFOメモリを介して送信のインタリーブ配置信号とし
て折り返し出力することにより、64Kb/sを越える信号速
度のユーザ信号がインタリーブ状に配置される場合に信
号折り返しのためのFIFOメモリーや、新たなタイミング
回路を用いずに実現できるために、収容されるユーザー
数とは無関係に、回路規模を増大させることなく、か
つ、信号遅延を増大させることもなくバイトインタリー
ブ信号配置のフレーム変換回路における折り返し試験が
できるという効果がある。
第１図は、本発明の一実施例のブロック図、第２図は本
実施例のフレーム変換回路のインタリーブ配置信号から
連続配置信号への変換を示したタイムチャート、第３図
は本実施例のフレーム変換回路の連続配置信号からイン
タリーブ配置信号への変換を示したタイムチャート、第
４図はインタリーブ信号の構成を説明した図、第５図は
従来のフレーム変換回路の折り返し試験方式の一例のブ
ロック図である。 １−1,1−４……インタリーブ配置信号、102,103……連
続配置信号、11−１〜11−4,15−１〜15−４……フレー
ム変換用のFIFOメモリ、12,13,16,17……タイミング回
路、101−１〜101−4,105−１〜105−４……書込信号、
102−１〜102−4,108−１〜108−４……読出信号、103
−１〜103−4,109−１〜109−４……読出データ、106−
１〜106−４……選択回路。
実施例のフレーム変換回路のインタリーブ配置信号から
連続配置信号への変換を示したタイムチャート、第３図
は本実施例のフレーム変換回路の連続配置信号からイン
タリーブ配置信号への変換を示したタイムチャート、第
４図はインタリーブ信号の構成を説明した図、第５図は
従来のフレーム変換回路の折り返し試験方式の一例のブ
ロック図である。 １−1,1−４……インタリーブ配置信号、102,103……連
続配置信号、11−１〜11−4,15−１〜15−４……フレー
ム変換用のFIFOメモリ、12,13,16,17……タイミング回
路、101−１〜101−4,105−１〜105−４……書込信号、
102−１〜102−4,108−１〜108−４……読出信号、103
−１〜103−4,109−１〜109−４……読出データ、106−
１〜106−４……選択回路。
Claims (1)
- 【請求項１】複数のユーザチャネルの信号がバイトイン
タリーブ状に時分割多重された受信のインタリーブ配置
信号から各ユーザ信号を第１の書込信号によって記憶す
る複数の第１のFIFOメモリと、前記第１の書込信号を発
生する第１のタイミング回路と、前記第１のFIFOメモリ
が第１の読出信号によって読み出された出力を連続配置
信号に変換し出力する第１の多重合成回路と、前記第１
の読出信号を発生する第２のタイミング回路と、前記第
１のFIFOメモリからの読出データ及び前記第１の読出信
号と前記連続配置信号及び第２の書込信号とを切替えて
出力する選択回路と、前記第２の書込信号を発生する第
３のタイミング回路と、前記第１の読出信号によって前
記読出データを記憶し前記第２の書込信号によって前記
連続配置信号を記憶し第２の読出信号によって記憶した
信号を出力する複数の第２のFIFOメモリと、前記第２の
読出信号を発生する第４のタイミング回路と、前記第２
のFIFOメモリからの信号を合成し送信のインタリーブ配
置信号として出力する第２の多重合成回路とを有するこ
とを特徴とするフレーム変換回路の折り返し試験方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1285801A JPH07105773B2 (ja) | 1989-10-31 | 1989-10-31 | フレーム変換回路の折り返し試験方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1285801A JPH07105773B2 (ja) | 1989-10-31 | 1989-10-31 | フレーム変換回路の折り返し試験方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03145831A JPH03145831A (ja) | 1991-06-21 |
| JPH07105773B2 true JPH07105773B2 (ja) | 1995-11-13 |
Family
ID=17696257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1285801A Expired - Fee Related JPH07105773B2 (ja) | 1989-10-31 | 1989-10-31 | フレーム変換回路の折り返し試験方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07105773B2 (ja) |
-
1989
- 1989-10-31 JP JP1285801A patent/JPH07105773B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03145831A (ja) | 1991-06-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |