JPS63200658A - ハイウエイ信号のモニタ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の目的 産業上の利用分野 本発明は、電気通信システム内に設置される時分割交換
機中で使用されるハイウェイ信号のモニタ装置に関する
ものである。

従来の技術 時分割交換機では、加入者の音声信号やオフフック／オ
ンフックのスキャン信号などがハイウェイ上の各タイム
スロットを使用して多重化される。

インサータを使用してハイウェイ上の特定タイムスロッ
トにスキャン信号を挿入したり、ドロンバーを使用して
特定タイムスロットのスキャン信号抽出したりすること
が行われるが、ハイウェイ上の任意のタイムスロットの
音声信号を直接ハイウェイ上で抽出することは行われて
いない。

発明が解決しようとする問題点 ハイウェイ上の任意のタイムスロットの信号を直接モニ
タできれば障害発生箇所の切り分けができるなど保守上
の利点がある。そのためには、ドロンパーの抽出タイミ
ングを全タイムスロットにわたって変更可能にすること
が必要になり、ドロッパーの構成が極めて複雑になると
いう問題がある。

ハイウェイ上から任意のタイムスロットの信号を直接抽
出するための他の方法として、ハイウェイから高インピ
ーダンスのデータレシーバを介して分岐させた信号路に
多重分離装置を縦列に接続してゆき、最終段の多重分離
装置から任意のタイムスロットの信号を抽出しモニタす
る方法が考えられる。しかしながら、この方法も、多重
分離のために相当規模のハードウェアが必要になるとい
う問題がある。

発明の構成 問題点を解決するための手段 上記従来技術の問題点を解決する本発明のハイウェイ信
号のモニタ装置は、ハイウェイ上の全タイムスロットの
信号をモニタする高入力インピーダンスのデータレシー
バと、このデータレシーバの出力からクロックパルス及
びフレームパルスを発生するタイミング発生回路と、デ
ータレシーバの出力を、タイミング発生回路から供給さ
れるクロックパルス及びフレームパルスとの同期を取り
つつタイムスロット単位の並列データに変換する直列／
並列変換回路とを備えている。

さらに、本発明のモニタ装置は、ハイウェイ上の全タイ
ムスロット分の格納アドレスを有するバッファメモリと
、このバッファメモリに直列／並列変換回路から出力さ
れたタイムスロット単位の並列データを全タイムスロッ
トについてフレーム周期で書込む書込み制御回路と、指
定されたタイムスロットの並列データをこのバッファメ
モリの対応のアドレスから読出す読出し制御回路とを備
えることにより、比較的簡易なハードウェア構成のもと
で、ハイウェイ上の任意のタイムスロットを直接モニタ
するように構成されている。

以下、本発明の作用を実施例と共に詳細に説明する。

実施例 第１図は、本発明の一実施例のモニタ装置の構成をハイ
ウェイの関係と共に示すブロック図である。

図中、１はハイウェイＨＷに接続される高入力インピー
ダンスのデータレシーバ、２はこのデータレシーバの出
力からクロックパルス及びフレームパルスを発生するタ
イミング発生回路、３はデータレシーバ１の出力をタイ
ムスロット単位の並列データに変換する直列／並列変換
回路である。

また、４はハイウェイ上の全タイムスロット分の格納ア
ドレスを有する２バンク構成のバッファメモリ、５はこ
のバッファメモリ４に直列／並列変換回路３から出力さ
れたタイムスロット単位の並列データ書込む書込み制御
回路、６は装置外部から指定されたタイムスロットの並
列データをバッファメモリ４の対応のアドレスから読出
す続出し制御回路である。

さらに、７はバッファメモリ４から読出された指定タイ
ムスロットの並列データを保持するラッチ回路、８はデ
ータドライバ、９はディジタル／アナログ（Ｄ／Ａ）変
換回路である。

ハイウェイ上Ｗ上には、各８ビツトの音声信号やスキャ
ンデータで構成される１３２個のタイムスロットから成
るフレームが、音声信号のサンプリング周波数に等しい
８ＫＨｚの周期で出現する。

すなわち、ハイウェイＨＷの伝送速度は、１３２×８ビ
ットｘ８．ｏｏｏ＝ｓ、４４８　　ＭＨｚである。この
ハイウェイ上の信号はデータレシーバ１を経てタイミン
グ発生回路２と直列／並列変換回路３に供給される。デ
ータレシーバ１の入力インピーダンスが高いため、これ
の接続に伴うハイウェイＨＷへの影響は生じない。

タイミング発生回路は、データレシーバ１でモニタされ
たハイウェイ上の信号から、８．４４８ＭＨｚのクロッ
クパルスと８ＫＨｚのフレームパルスを作成し、直列／
並列変換回路３、書込み制御回路５及び読出し制御回路
６に供給する。直列／並列変換回路３は、データレシー
バ１の出力をタイミング制御回路２から受けたクロック
パルスとフレームパルスに同期しつつ、各タイムスロッ
トごとの８ビツトの並列データに変換してバッファメモ
リ４に供給する。

書込み制御回路５は、タイミング発生回路２から受けた
クロックパルスとフレームパルスに同期して、各タイム
スロットに割当てられている格納アドレスをバッファメ
モリ４に供給する。バッファメモリ４は、２バンクで構
成されており、１フレームごとに交番しつつ書込みが行
われる。各バンクの容量は、１３２タイムスロフト×８
ビツト／タイムスロツト−１，０５６ビツトである。

読出し制御回路６は、時分割交換機の保守者などが指定
したモニタ対象のタイムスロットの格納アドレスをバッ
ファメモ、す４の書込み中でない側のバンクに供給し、
指定されたタイムスロットの並列データを読出させる。

バッファメモリ４から読出された指定タイムスロットの
並列データは、ランチ回路７に保持される。このう・ノ
チ回路７に保持された並列データは、データドライバ８
を経てディジタル信号としてＣＲＴなどに表示されたり
、Ｄ／Ａ回路９を経てスピーカーなどに供給される。

以上、８ＭＨｚのハイウェイを例にとって本発明のモニ
タ装置の構成と動作を説明したが、３２ＭＨｚのハイウ
ェイなどより高速のハイウェイにも本発明のモニタ装置
を適用できる。

発明の効果 以上詳細に説明したように、本発明のモニタ装置は、ハ
イウェイ上の全タイムスロットのデータを並列データに
変換してバッファメモリに書込み、指定された任意のタ
イムスロットの並列データのみを選択的に読出す構成で
あるから、簡易なハードウェア構成のもとで、所望のタ
イムスロットをハイウェイから直接モニタでき、保守上
の能率が向上するなどの効果が奏される。

【図面の簡単な説明】

第１図は、本発明の一実施例に係わるハイウニイ信号の
モニタ装置の構成をハイウェイ　（ＨＷ）の関係と共に
示すブロック図である。 １・・データドライバ、２・・タイミング発生回路、４
・・バッファメモリ、５・・書込み制御回路、６・・読
出し制御回路。

Claims (1)

1. 【特許請求の範囲】 時分割交換機のハイウェイ上の全タイムスロットの信号
   をモニタする高入力インピーダンスのデータレシーバと
   、 このデータレシーバの出力からクロックパルス及びフレ
   ームパルスを発生するタイミング発生回路と、 前記データレシーバの出力を、前記タイミング発生回路
   から供給されるクロックパルス及びフレームパルスとの
   同期を取りつつタイムスロット単位の並列データに変換
   する直列／並列変換回路と、ハイウェイ上の全タイムス
   ロット分の格納アドレスを有するバッファメモリと、 直列／並列変換回路から出力されたタイムスロット単位
   の並列データを全タイムスロットについてフレーム周期
   で前記バッファメモリに書込む書込み制御回路と、 指定されたタイムスロットの並列データを前記バッファ
   メモリの対応のアドレスから読出す読出し制御回路とを
   備えたことを特徴とするハイウェイ信号のモニタ装置。