JPH02186730A - データ通信システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ通信システムに関する。

〔従来の技術〕

従来のデータ通信システムにおけるフレーム同期多重及
び分離の一例を示す第４図、第５図及び第６図を参照し
て説明する。第４図において、装置（Ａ）１０１は通信
回線１０２を介して装置（Ｂ）１０３に接続している。

装置１０１はチャネルＡ、チャネルＢ、チャネルＣの各
チャネルのシリアルデータとフレームパルス及びクロッ
クとを入力する。チャネルＡ、チャネルＢ、チャネルＣ
の各入力は装置１０１内のシリアル−パラレル変換回路
１１１，１１２，１１３にそれぞれ入力し、フレームパ
ルスとクロックはタイミング発生回路１１４に入力する
。シリアル−パラレル変換回路１１１，１１２．１１３
の出力の８ｂｉｔパラレル信号はそれぞれバッファメモ
リ１１５゜１１６．１１７に一時蓄積され、必要なタイ
ミングで読出されて多重回路１１８により多重された後
、パラレル−シリアル変換回路１１９によりシリアルデ
ータに変換されて通信回線１０２に送出される。これら
シリアル−パラレル変換回路１１１，１１２，１１３、
バッファメモリ１１５．１１６，１１７、多重回路１１
８、パラレル−シリアル変換回路１１９は全てタイミン
グ発生回路１１４の出力タイミングにより動作する。

一方、装置１０３では、通信回線１０２より到着した多
重データからクロック抽出回路１３０によりクロック成
分を抽出してタイミング発生回路１３１へ入力し、シリ
アル−パラレル変換図ν各１３２で８ｂｉｔパラレルと
なったデータは分離回路１１３でチャネルＡ、チャオ・
ルＢ１チャネルＣの各チャネルに分離され、バッファメ
モリ１３４，１３５，１３６に一時蓄積される。

また、フレームパルス抽出回路１３７へ入力されてデー
タの中のフレームパターンが抽出され、この結果フレー
ムパルスが生成されてタイミング発生回路１３１へ入力
される。バッファメモリ１３４，１３５．１３６の各出
力はパラレル−シリアル変換回路１３８，１３９，１４
０により、各チャネルのシリアルデータに変換されて出
力される。これらシリアル−パラレル変換回路１３２、
分離回路１１３、バッファメモリ１３４．１３５，１３
６、パラレル−シリアル変換回路１３８，１３９，１４
０はいずれもタイミング発生回路１３１の出力タイミン
グにより動作する。

以上の一連の動作の流れを示したものが第５図のタイム
チャートであり、さらにチャネルＡを例にとり、バッフ
ァメモリへの書込み及び請出しのタイミングを示したも
のが第６図のタイムチャートである。第６図から明らか
なように、従来の多重方式では、多重化通信回線上のフ
レームパターンＦを送信側のフレームパルスに位相同期
して生成しており、そのため各チャネルのシリアルデー
タが８ビット揃わない段階での多重化は不可能であり、
ｌフレーム内の各チャネルのデータをすべて一時蓄積し
、次のフレームにおいてこの一時蓄積データを順次多重
化して通信回線に出力していた。また、同様に分離の際
もフレーム同期をとってシリアルの信号として次フレー
ムから出力していた。

〔発明が解決しようとする課題〕

上述した従来のシステムにおいては、多重及び分離の際
に１フレ一ム分の時間がそれぞれ必要であるため、片道
の通信で合計２フレ一ム分の遅延か生じてしまう。これ
により、例えば音声データのときにアナログ部に２線−
４線変換回路を設けていると、２線−４線変換回路の不
整合による音声の廻り込みが上記遅延によりエコーとな
り通話品質が劣化する等の問題が生じる。また各チャネ
ルごとに多重及び分離の際に１フレ一ム分のデータを一
時蓄積する手段が必要であり、チャネルの速度が高くか
つデータ量が多ければ多い程、−時蓄積手段の回路規模
が増大してしまう。

〔課題を解決するための手段〕

本発明は複数チャネルのシリアルデータを多重して多重
シリアルデータを形成し対向装置間でデータ送信側のフ
レームパルスによりフレーム同期をとりながら通信回線
を介してデータ通信を行うデータ通信システムにおいて
、多重化送信側に前記多重シリアルデータの通信回線へ
の出力タイミングを規定するために前記フレームパルス
を遅延させて生成する第１の手段と、前記第１の手段か
らの遅延されたフレームパルスに同期して前記多重シリ
アルデータを出力する第２の手段とを備え、かつ分離受
信側に分離後の各チャネルのデータの出力タイミングを
規定するために前記通信回線上のフレームパターンから
抽出したフレームパルスを遅延させて生成する第３の手
段と、前記第３の手段からのフレームパルスに同期して
分離後の各チャネルのデータを出力する第４の手段とを
備える。

〔実施例〕 次に、本発明について図面を参照して説明する。

本発明の一実施例の構成を示す第１図を参照すると、装
置（Ａ）１は通信回線２を介して装置（Ｂ）３に接続し
ている。装置ｌはチャネルＡ。

チャネルＢ、チャネルＣの各チャネルのシリアルデータ
入力を有し、それぞれのデータ入力はシリアル−パラレ
ル変換回路１１，１２．１３に接続され、それぞれ８ｂ
ｉｔパラレルデータに変換されて、バッファメモリ１４
，１５．１６に入力する。バッファメモリ１４，１５．
１６の出力は多重回路１７で多重され、パラメルーシリ
アル変換回路１８によってシリアルデータに変換されて
通信回線２に出力される。

また、装置３は通信回線２に接続するクロック抽出回路
３０を有し、シリアルデータよりクロックを抽出すると
ともに、データはシリアル−パラレル変換回路３１へ入
力されてシリアルデータから８ｂｉｔパラレルデータに
変換され、分離回路３２及びフレームパルス抽出回路３
３に入力される。分離回路３２で分離された各チャネル
の８ｂｉｔパラレルデータはそれぞれバッファメモリ３
４．３５．３６に保持される。バッファメモリ３４．３
５．３６の出力はパラレル−シリアル変換回路３７．３
８．３９でそれぞれ各チャネルのシリアルデータに変換
され、チャネルＡ、チャネルＢ、チャネルＣの各出力に
出力される。

装置１内にはタイミング発生回路（Ａ＞１９とタイミン
グ発生回路（Ｂ）２０とがあり、タイミング発生回路１
９はクロック入力と送信用フレームパルスを入力すると
ともに、その出力をシリアル−パラレル変換回路１１，
１２．１３、バッファメモリ１４，１５，１６．第１の
フレームパルス生成回路２１へ入力する。また、タイミ
ング発生回路２０はクロックと第１のフレームパルス生
成回路２１の出力とを入力するとともに、その出力を多
重回路１７とパラレル−シリアル変換回路１８とに入力
する。装置３内にはタイミング発生回路（Ｃ）４０とタ
イミング発生回路（Ｄ）　４１とかあり、タミング発生
回路４０はクロック抽出回路３０のクロック出力とフレ
ームパルス抽出回路３３の出力とを入力とする。タイミ
ング発生回路４０の出力はシリアル−パラレル変換回路
３１、分離回路３２、バッファメモリ３４゜３５．３６
、第２のフレームパルス生成回路４２に入力される。ま
た、タイミング発生回路４１はクロック抽出回路３０の
タロツク出力と第２のフレームパルス生成回路４２の出
力とを入力とする。タイミング発生回路４１の出力はバ
ッファメモリ３４，３５．３６及びパラレル−シリアル
変換回路３７，３８．３９に入力される。

次に、第１図、第２図及び第３図を参照して詳細動作に
ついて説明する。第２図は同実施例におけるフレーム同
期方式を説明する図、第３図は同実施例におけるチャネ
ルＡを例にとりバッファメモリへの書込み及び読出しの
タイミングを示したタイムチャートである。

第２図において、チャネルＡ、チャネルＢ、チャネルＣ
の各チャネルのシリアルデータ入力を１バイト（８ｂｉ
ｔ）ごとのブロックに区切り、それぞれＡＯ〜Ａ３．Ｂ
Ｏ〜Ｂｌ、Ｃｏ−Ｃ７と番号を付しておく。各チャネル
の入力はシリアル−パラレル変換四Ｒ１１，１２，１３
によりそれぞれ８ｂｉｔ揃うごとにパラレルデータに変
換され、バッファメモリ１４，１５．１６にそれぞれ一
時Ｍ積される。ここまでの動作は送信用フレームパルス
とクロックにより規定されるタイミンク発生回路１９に
よるタイミングで動作する。また、送信用フレームパル
スは第１のフレームパルス生成回路２１により、各チャ
ネルのデータか１バイト分出揃う位置、すなわち第２図
の例ではチャネルＢが１バイト揃うのが一番近いので、
これに合せて半フレーム後に遅延されて出力される。

このパルスに同期したタイミング発生回路２０の出力に
より、バッファメモリ１ｔ１，１５．１６の内容が読み
出され、多重回路１７により多重された後、パラレル−
シリアル変換回路１８によっ°ζシリアルデータとして
通信回線２に送信用フレームパルスより半フレーム分遅
れたタイミングで送出される。バッファメモリ１４，１
５．１６の書込み及び読出しのタイミングは第３図に示
すとおりである。装置３では、通信回線２より到着した
多重シリアルデータがクロック抽出回路３０に入力され
、データの中のクロック成分を抽出する。

このクロックにより装置３は動作する。また、データは
シリアル−パラレル変換回路３１に入力され、ここで８
ｂｉｔのパラレルデータに変換され、分離回路３２とフ
レームパルス抽出回路３３とに入力される。フレームパ
ルス抽出回路３３ではデータの中からフレームパターン
を見つけ、そのタイミングで受信用フレームパルスを生
成する。上記クロックと受信用フレームパルスとを入力
されたタイミング発生回路４１で発生したタイミングに
より、分離回路３２で分離された各チャネルの８ｂｉｔ
パラレルデータはそれぞれバッファメモリ３４，３５．
３６により保持される。また、受信用フレームパルスは
第２のフレームパルス生成回路４２へ入力され、ここで
各チャネルのパラレルデータを同時にシリアルデータに
変換できる最小の時間（第２図では半フレームとしであ
る）だけ遅延させたフレームパルスに変換される。変換
されたフレームパルスはタイミング発生回路４１に入力
される。タイミング発生回路４１では、第２のフレーム
パルス生成回路４２の出力に同期したタイミングを生成
し、このタイミングによりバッファメモリ３４，３５．
３６の内容がそれぞれ読み出され、それぞれパラレル−
シリアル変換回路３７，３８．３９により各チャネルの
シリアルデータに変換されて出力される。バッファメモ
リ３４，３５．３６の書込み及び読出しのタイミングは
第３図に示すとおりである。

このようなフレーム同期方式を用いると、装置１への各
チャネルのシリアルデータ入力と装置３からの各チャネ
ルのシリアルデータ出力との間は約１フレーム分の遅延
となり、従来方式に比較して半分の遅延となる。

なお、装置３から装置１への伝送に関しても同様の回路
構成を採ることにより実現でき、双方向通信が可能とな
る。

〔発明の効果〕

以上説明したように本発明によれは、データの多重及び
分離の際にそれぞれの入力側と出力側とでデータの多重
及び分離に必要な時間だけ位相をずらしたフレームパル
スを設けることにより、フレーム同期の際の遅延を少く
することができるため、伝送効率の向上が図れるだけで
はなく、音声データの場合のエコーを緩和できる。また
、フレーム同期を行うためにデータを一時蓄積しておく
ためのバッファメモリの容量も１フレ一ム分必要としな
いため、回路規模を小さくすることができる。

【図面の簡単な説明】

第１図、第２図及び第３図は本発明の一実施例を示す図
、第４図、第５図及び第６図は従来例を示す図である。 １・・・装置（Ａ）、２・・・通信回線、３・・・装置
（Ｂ）１１．１２．１３・・・シリアル−パラレル変換
回路、１４．１５．１６・・・バッファメモリ、１７・
・・多重回路、１８・・・パラレル−シリアル変換回路
、１９・・・タイミング発生回路（Ａ）、２０・・・タ
イミング発生回路（Ｂ）、２１・・・第１のフレームパ
ルス生成回路、３０・・・クロック抽出回路、３１・・
・シリアル−パラレル変換回路、３２・・・分離回路、
３３・・・フレームパルス抽出回路、３４，３５．３６
・・・バッファメモリ、３７，３８．３９・・・パラレ
ル−シリアル変換回路、４０・・・タイミング発生回路
（Ｃ）、４１・・・タイミング発生回路（Ｄ）４２・・
・第２のフレームパルス生成回路。

Claims (1)

【特許請求の範囲】
1. 複数チャネルのシリアルデータを多重して多重シリアル
   データを形成し対向装置間でデータ送信側のフレームパ
   ルスによりフレーム同期をとりながら通信回線を介して
   データ通信を行うデータ通信システムにおいて、多重化
   送信側に前記多重シリアルデータの通信回線への出力タ
   イミングを規定するために前記フレームパルスを遅延さ
   せて生成する第１の手段と、前記第１の手段からの遅延
   されたフレームパルスに同期して前記多重シリアルデー
   タを出力する第２の手段とを備え、かつ分離受信側に分
   離後の各チャネルのデータの出力タイミングを規定する
   ために前記通信回線上のフレームパターンから抽出した
   フレームパルスを遅延させて生成する第３の手段と、前
   記第３の手段からのフレームパルスに同期して分離後の
   各チャネルのデータを出力する第４の手段とを備えるこ
   とを特徴とするデータ通信システム。