JPH10327119A - 変復調装置 - Google Patents
変復調装置Info
- Publication number
- JPH10327119A JPH10327119A JP9135571A JP13557197A JPH10327119A JP H10327119 A JPH10327119 A JP H10327119A JP 9135571 A JP9135571 A JP 9135571A JP 13557197 A JP13557197 A JP 13557197A JP H10327119 A JPH10327119 A JP H10327119A
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- JP
- Japan
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- data
- circuit
- speed
- frame
- channel pulse
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- Synchronisation In Digital Transmission Systems (AREA)
- Telephonic Communication Services (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】
【課題】 ボーレイトクロックの生成機能がない場合で
もデータの多重化／分離を行うことができる変復調装置
を提供する。 【解決手段】 送信側では、チャネルパルスに同期し、
ＭＵＸ回路２によるデータ多重が行われ、これにフレー
ムビット挿入回路４によりフレームビットが挿入され、
伝送路に送出される。受信側では、受信データがデータ
シフト回路６に取り込まれる一方、フレーム検出回路８
により供給される。そして、受信データからフレームビ
ットが検出されると同期信号ＳＹＮＣビットが発生さ
れ、その直後の内部周期クロックにより、データシフト
回路６およびセレクタ７により受信データが先頭のもの
から出力される。このデータは、速度変換後、ＤＭＵＸ
回路１１により分離され、速度変換後、各端末に送られ
る。
もデータの多重化／分離を行うことができる変復調装置
を提供する。 【解決手段】 送信側では、チャネルパルスに同期し、
ＭＵＸ回路２によるデータ多重が行われ、これにフレー
ムビット挿入回路４によりフレームビットが挿入され、
伝送路に送出される。受信側では、受信データがデータ
シフト回路６に取り込まれる一方、フレーム検出回路８
により供給される。そして、受信データからフレームビ
ットが検出されると同期信号ＳＹＮＣビットが発生さ
れ、その直後の内部周期クロックにより、データシフト
回路６およびセレクタ７により受信データが先頭のもの
から出力される。このデータは、速度変換後、ＤＭＵＸ
回路１１により分離され、速度変換後、各端末に送られ
る。
Description
【０００１】
【発明の属する技術分野】この発明は、専用電話回線を
使用したデータ通信に用いられる変復調装置に関する。
使用したデータ通信に用いられる変復調装置に関する。
【０００２】
【従来の技術】従来の変復調装置として、伝送データの
ボーレイトに対応したボーレイトクロックをモデムチッ
プにより生成し、このボーレイトクロックに同期してデ
ータの多重／分離を行うようにしたものがあった。
ボーレイトに対応したボーレイトクロックをモデムチッ
プにより生成し、このボーレイトクロックに同期してデ
ータの多重／分離を行うようにしたものがあった。
【０００３】
【発明が解決しようとする課題】しかしながら、この種
の変復調装置は、そのモデムチップが基準となるボーレ
イトクロックを生成してないものである場合に、スター
トビットの認識のみではデータの多重化を行うことがで
きないという問題があった。
の変復調装置は、そのモデムチップが基準となるボーレ
イトクロックを生成してないものである場合に、スター
トビットの認識のみではデータの多重化を行うことがで
きないという問題があった。
【０００４】この発明はこのような背景の下になされた
ものであり、ボーレイトクロックの生成機能がない場合
でもデータの多重化／分離を行うことができる変復調装
置を提供することを目的としている。
ものであり、ボーレイトクロックの生成機能がない場合
でもデータの多重化／分離を行うことができる変復調装
置を提供することを目的としている。
【０００５】
【課題を解決するための手段】請求項１に係る発明は、
複数の端末装置からの送信データを高速化する速度変換
手段と、端末装置からの送信データを多重化するための
チャネルパルスを出力するチャネルパルス生成手段と、
一定周期毎にフレームビットを出力するフレームビット
生成手段と、前記速度変換手段によって高速化されたデ
ータと前記フレームビットをチャネルパルス信号によっ
て多重化する手段と、多重化されたデータを指定された
速度に変換し伝送路に送出する手段とを有する送信側ブ
ロックを具備することを特徴とする変復調装置を要旨と
する。
複数の端末装置からの送信データを高速化する速度変換
手段と、端末装置からの送信データを多重化するための
チャネルパルスを出力するチャネルパルス生成手段と、
一定周期毎にフレームビットを出力するフレームビット
生成手段と、前記速度変換手段によって高速化されたデ
ータと前記フレームビットをチャネルパルス信号によっ
て多重化する手段と、多重化されたデータを指定された
速度に変換し伝送路に送出する手段とを有する送信側ブ
ロックを具備することを特徴とする変復調装置を要旨と
する。
【０００６】請求項２に係る発明は、相手側からの受信
データからフレームビットを検出することによりデータ
の先頭を認識する手段と、前記受信データの速度を高速
に変換する速度変換手段と、前記フレームビットが検出
されることによりチャネルパルスを生成する手段と、前
記チャネルパルスに同期して前記速度変換手段によって
速度変換されたデータを分離する分離手段と、前記分離
手段によって分離された各データを各端末に対応した速
度に変換する端末速度変換手段とを具備することを特徴
とする変復調装置を要旨とする。
データからフレームビットを検出することによりデータ
の先頭を認識する手段と、前記受信データの速度を高速
に変換する速度変換手段と、前記フレームビットが検出
されることによりチャネルパルスを生成する手段と、前
記チャネルパルスに同期して前記速度変換手段によって
速度変換されたデータを分離する分離手段と、前記分離
手段によって分離された各データを各端末に対応した速
度に変換する端末速度変換手段とを具備することを特徴
とする変復調装置を要旨とする。
【０００７】請求項３に係る発明は、前記フレームビッ
トが検出された後、最初に内部クロックが発生するまで
の期間に相当する時間だけ前記受信データを遅延させる
手段を具備し、この遅延手段によって遅延された受信デ
ータに対し、前記内部クロックに同期して前記速度変換
手段および前記分離手段による処理を行うことを特徴と
する請求項２に記載の変復調装置を要旨とする。
トが検出された後、最初に内部クロックが発生するまで
の期間に相当する時間だけ前記受信データを遅延させる
手段を具備し、この遅延手段によって遅延された受信デ
ータに対し、前記内部クロックに同期して前記速度変換
手段および前記分離手段による処理を行うことを特徴と
する請求項２に記載の変復調装置を要旨とする。
【０００８】
【発明の実施の形態】以下、図面を参照し、本発明の実
施の形態について説明する。図１はこの発明の一実施形
態である変復調装置の構成を示すブロック図である。図
１には“送信側”と表記されたブロックと、“受信側”
と表記されたブロックが上下に図示されているが、これ
らは本実施形態に係る変復調装置の送信側ブロックとこ
の変復調装置と回線を介して接続された別の変復調装置
（これも本実施形態に係る変復調装置である。）の受信
側ブロックを各々示すものである。
施の形態について説明する。図１はこの発明の一実施形
態である変復調装置の構成を示すブロック図である。図
１には“送信側”と表記されたブロックと、“受信側”
と表記されたブロックが上下に図示されているが、これ
らは本実施形態に係る変復調装置の送信側ブロックとこ
の変復調装置と回線を介して接続された別の変復調装置
（これも本実施形態に係る変復調装置である。）の受信
側ブロックを各々示すものである。
【０００９】まず、送信側ブロックについて説明する。
速度変換部１，１，…は、ｎ個のＤＴＥ（データ端末）
から供給される各出力信号を高速のデータに変換する手
段である。チャネルパルス生成回路３は、内部周期クロ
ックを基準トリガとして、チャネルパルスを生成する回
路である。ＭＵＸ回路２は、速度変換部１，１，…によ
って速度変換された各データをチャネルパルスにより多
重化する回路である。フレームビット挿入回路４は、こ
のＭＵＸ回路２によって多重化されたデータにフレーム
ビットを挿入する回路である。そして、速度変換回路５
は、このフレームビット挿入回路４から出力された多重
化データを所定の通信速度に変換し、通信回線に出力す
る回路である。
速度変換部１，１，…は、ｎ個のＤＴＥ（データ端末）
から供給される各出力信号を高速のデータに変換する手
段である。チャネルパルス生成回路３は、内部周期クロ
ックを基準トリガとして、チャネルパルスを生成する回
路である。ＭＵＸ回路２は、速度変換部１，１，…によ
って速度変換された各データをチャネルパルスにより多
重化する回路である。フレームビット挿入回路４は、こ
のＭＵＸ回路２によって多重化されたデータにフレーム
ビットを挿入する回路である。そして、速度変換回路５
は、このフレームビット挿入回路４から出力された多重
化データを所定の通信速度に変換し、通信回線に出力す
る回路である。
【００１０】次に受信側ブロックについて説明する。フ
レーム検出回路８は、上記通信回線を介して受信したデ
ータからフレームビットを検出し、同期信号ＳＹＮＣを
出力する手段である。比較回路１０は、この同期信号Ｓ
ＹＮＣと内部周期クロックの位相を比較し、その位相差
を示す信号を出力する回路である。また、データシフト
回路６は、上記通信回線を介して受信したデータを順次
シフトする回路である。セレクタ回路７は、このデータ
シフト回路６の各ステージの出力データを比較回路１０
からの出力信号に従って選択する手段である。速度変換
回路９は、このセレクタ回路７からの出力データを高速
に変換する手段である。
レーム検出回路８は、上記通信回線を介して受信したデ
ータからフレームビットを検出し、同期信号ＳＹＮＣを
出力する手段である。比較回路１０は、この同期信号Ｓ
ＹＮＣと内部周期クロックの位相を比較し、その位相差
を示す信号を出力する回路である。また、データシフト
回路６は、上記通信回線を介して受信したデータを順次
シフトする回路である。セレクタ回路７は、このデータ
シフト回路６の各ステージの出力データを比較回路１０
からの出力信号に従って選択する手段である。速度変換
回路９は、このセレクタ回路７からの出力データを高速
に変換する手段である。
【００１１】チャネルパルス生成回路１２は、内部周期
クロックを基準トリガにしてチャネルパルスを発生する
手段である。ここで、チャネルパルス生成回路１２はＲ
ＡＭを使用しており、装置内周期クロックをトリガとし
たカウンタでＲＡＭの内容を読んでいるため、１６ｂｉ
ｔＲＡＭならば１６チャネルまではポートを用意するこ
とができ、フレーム長はＲＡＭの容量が許す限り長くす
ることができる。ＤＭＵＸ回路１１は、前述のチャネル
パルスによりデータの分離を行う手段である。速度変換
回路１３、１３、…は、このＤＭＵＸ回路１１からの出
力データの速度を各端末速度に合うように変換する手段
である。
クロックを基準トリガにしてチャネルパルスを発生する
手段である。ここで、チャネルパルス生成回路１２はＲ
ＡＭを使用しており、装置内周期クロックをトリガとし
たカウンタでＲＡＭの内容を読んでいるため、１６ｂｉ
ｔＲＡＭならば１６チャネルまではポートを用意するこ
とができ、フレーム長はＲＡＭの容量が許す限り長くす
ることができる。ＤＭＵＸ回路１１は、前述のチャネル
パルスによりデータの分離を行う手段である。速度変換
回路１３、１３、…は、このＤＭＵＸ回路１１からの出
力データの速度を各端末速度に合うように変換する手段
である。
【００１２】図２は本実施形態に係る変復調装置の動作
を示すタイムチャートである。以下、この図を参照し、
本実施形態の動作について説明する。
を示すタイムチャートである。以下、この図を参照し、
本実施形態の動作について説明する。
【００１３】送信側ブロックでは、各ＤＴＥから出力さ
れるデータを多重化して通信回線に送出するが、この多
重化に際し、各データの速度を一致させておく必要があ
る。そこで、各ＤＴＥからの出力データは、速度変換回
路１、１、…に一旦入力され、これらにより、共通の速
度に変換される。
れるデータを多重化して通信回線に送出するが、この多
重化に際し、各データの速度を一致させておく必要があ
る。そこで、各ＤＴＥからの出力データは、速度変換回
路１、１、…に一旦入力され、これらにより、共通の速
度に変換される。
【００１４】速度変換回路１、１、…から出力された各
データは、ＭＵＸ回路２に供給される。一方、チャネル
パルス生成回路３によりチャネルパルスが発生され、こ
のＭＵＸ回路２に供給される。このチャネルパルスは、
装置内部の周期的なクロックをトリガにして発生される
ものであり、各フレーム毎に同じ個数のチャネルパルス
が生成される。ＭＵＸ回路２では、このようにして発生
されるチャネルパルスに同期し、各ＤＴＥから速度変換
回路１、１、…を介して供給される各データの多重化が
行われる。
データは、ＭＵＸ回路２に供給される。一方、チャネル
パルス生成回路３によりチャネルパルスが発生され、こ
のＭＵＸ回路２に供給される。このチャネルパルスは、
装置内部の周期的なクロックをトリガにして発生される
ものであり、各フレーム毎に同じ個数のチャネルパルス
が生成される。ＭＵＸ回路２では、このようにして発生
されるチャネルパルスに同期し、各ＤＴＥから速度変換
回路１、１、…を介して供給される各データの多重化が
行われる。
【００１５】このＭＵＸ回路２により多重化されたデー
タは、フレームビット挿入回路４に供給され、フレーム
ビットが更に挿入される。このフレームビット挿入回路
４の出力データは、速度変換回路５により、所定のライ
ン速度に変換され、伝送路に送出される。
タは、フレームビット挿入回路４に供給され、フレーム
ビットが更に挿入される。このフレームビット挿入回路
４の出力データは、速度変換回路５により、所定のライ
ン速度に変換され、伝送路に送出される。
【００１６】受信側では、伝送路からの受信データがデ
ータシフト回路６およびフレーム検出回路８に供給され
る。そして、受信データは、データシフト回路６により
順次シフトされる。一方、フレーム検出回路８では、受
信データからフレームビットが検出されることにより、
同期信号ＳＹＮＣが出力される。比較回路１０は、この
同期信号ＳＹＮＣと内部周期クロックの位相比較を行
い、両者の位相差に対応した信号を出力する。
ータシフト回路６およびフレーム検出回路８に供給され
る。そして、受信データは、データシフト回路６により
順次シフトされる。一方、フレーム検出回路８では、受
信データからフレームビットが検出されることにより、
同期信号ＳＹＮＣが出力される。比較回路１０は、この
同期信号ＳＹＮＣと内部周期クロックの位相比較を行
い、両者の位相差に対応した信号を出力する。
【００１７】データシフト回路６の各ステージからは受
信データを順次シフトしたデータ、すなわち、元の受信
データを各々異なった時間だけ位相をシフトしたデータ
が得られる。セレクタ回路７は、比較回路１０の出力信
号に基づき、このデータシフト回路６の各ステージ出力
の中から、内部周期クロックの発生タイミングと位相の
一致したデータａを選択して出力する。この選択された
データａの速度は様々であるため、データａは一旦、速
度変換回路９に入力され、高速のデータに速度変換され
る。この高速に変換されたデータｂはＤＭＵＸ回路１１
に入力される。一方、チャネルパルス生成回路１２で
は、内部周期クロックに同期してチャネルパルスｃ、
ｄ、…が生成され、このＤＭＵＸ回路１１に入力され
る。ＤＭＵＸ回路１１では、チャネルパルスｃ、ｄ、…
に同期してデータｂのデータ分離（多重解除）が行わ
れ、データ分離されたデータｅ、ｆ、…が出力される。
この分離されたＤＭＵＸ部１１からの出力データは、速
度変換回路１３により、各端末速度に対応した速度に変
換される。
信データを順次シフトしたデータ、すなわち、元の受信
データを各々異なった時間だけ位相をシフトしたデータ
が得られる。セレクタ回路７は、比較回路１０の出力信
号に基づき、このデータシフト回路６の各ステージ出力
の中から、内部周期クロックの発生タイミングと位相の
一致したデータａを選択して出力する。この選択された
データａの速度は様々であるため、データａは一旦、速
度変換回路９に入力され、高速のデータに速度変換され
る。この高速に変換されたデータｂはＤＭＵＸ回路１１
に入力される。一方、チャネルパルス生成回路１２で
は、内部周期クロックに同期してチャネルパルスｃ、
ｄ、…が生成され、このＤＭＵＸ回路１１に入力され
る。ＤＭＵＸ回路１１では、チャネルパルスｃ、ｄ、…
に同期してデータｂのデータ分離（多重解除）が行わ
れ、データ分離されたデータｅ、ｆ、…が出力される。
この分離されたＤＭＵＸ部１１からの出力データは、速
度変換回路１３により、各端末速度に対応した速度に変
換される。
【００１８】次に上記実施形態の具体的な設計例につい
て説明する。ここに挙げる設計例は、デジタル回線での
フレーム同期方式ではなくアナログ回線（専用電話機）
を用いたフレームバッファ方式のデータ伝送を行う変復
調装置に関するものである。この設計例において、送信
側ブロックでは、フレーム同期ｂｉｔを１２００ｂｐｓ
周期で８ｂｉｔ多重化データに挿入して送信する。そし
て、受信側ブロックでこのフレームビットを検出するこ
とによりデータ受信を行う。
て説明する。ここに挙げる設計例は、デジタル回線での
フレーム同期方式ではなくアナログ回線（専用電話機）
を用いたフレームバッファ方式のデータ伝送を行う変復
調装置に関するものである。この設計例において、送信
側ブロックでは、フレーム同期ｂｉｔを１２００ｂｐｓ
周期で８ｂｉｔ多重化データに挿入して送信する。そし
て、受信側ブロックでこのフレームビットを検出するこ
とによりデータ受信を行う。
【００１９】変復調装置では、まずモデムチップ間でデ
ータ通信の可能性を判断し、回線状態や装置の設定状態
が合ったとき、初めてデータ通信が許可される。このた
め、回線状態がどのような状態かわからないうちにフレ
ームビットで同期を確立する方式に比べて、回線状態が
ある程度保証されてからフレームビットにより同期を検
出する方式の方が短いビット数でデータの位置を認識す
ることができる。これを利用した変復調装置は誤同期の
少ないフレームバッファ方式を採用し多重化をすること
ができる。
ータ通信の可能性を判断し、回線状態や装置の設定状態
が合ったとき、初めてデータ通信が許可される。このた
め、回線状態がどのような状態かわからないうちにフレ
ームビットで同期を確立する方式に比べて、回線状態が
ある程度保証されてからフレームビットにより同期を検
出する方式の方が短いビット数でデータの位置を認識す
ることができる。これを利用した変復調装置は誤同期の
少ないフレームバッファ方式を採用し多重化をすること
ができる。
【００２０】図１の構成図においても、相手側からのデ
ータはハンドシェーク終了後に入力されるため、回線状
態が良い状態でフレーム検出回路８で同期信号ＳＹＮＣ
を検出し、受信データをデータシフト回路６と、セレク
タ回路７で選択し、速度変換回路９で速度を変更したの
ちに、チャネルパルス生成回路１２の出力に制御され、
ＤＭＵＸ回路１１でデータ分離され、各端末速度に合っ
た速度に、速度変換回路１３で変換される。
ータはハンドシェーク終了後に入力されるため、回線状
態が良い状態でフレーム検出回路８で同期信号ＳＹＮＣ
を検出し、受信データをデータシフト回路６と、セレク
タ回路７で選択し、速度変換回路９で速度を変更したの
ちに、チャネルパルス生成回路１２の出力に制御され、
ＤＭＵＸ回路１１でデータ分離され、各端末速度に合っ
た速度に、速度変換回路１３で変換される。
【００２１】これにより、変復調装置におけるフレーム
同期方式をすることでデータ多重化が行える。
同期方式をすることでデータ多重化が行える。
【００２２】なお、ボーレイトクロックを生成する場合
には例えば図３に示す形態を採ることになる。この図３
に示す変復調装置（受信側のブロックのみを図示）は、
受信データとタイミングのあったボーレイトクロックを
モデムチップ２１により生成するものである。
には例えば図３に示す形態を採ることになる。この図３
に示す変復調装置（受信側のブロックのみを図示）は、
受信データとタイミングのあったボーレイトクロックを
モデムチップ２１により生成するものである。
【００２３】送信側ではボーレイトクロック周期で多重
化を行っている。受信側では、データを受信したとき、
自動的にモデムチップ２１によりボーレイトクロックが
生成された場合には、このボーレイトクロック周期でデ
ータを分離する。このデータ分離を行うため、チャネル
設定情報をＩ／Ｏで読み込むチャネル設定回路３１〜３
３と、ボーレイトクロックのエッジを使ってデータの分
離と速度変換を行うＤＭＵＸ回路４１〜４３とが設けら
れている。
化を行っている。受信側では、データを受信したとき、
自動的にモデムチップ２１によりボーレイトクロックが
生成された場合には、このボーレイトクロック周期でデ
ータを分離する。このデータ分離を行うため、チャネル
設定情報をＩ／Ｏで読み込むチャネル設定回路３１〜３
３と、ボーレイトクロックのエッジを使ってデータの分
離と速度変換を行うＤＭＵＸ回路４１〜４３とが設けら
れている。
【００２４】
【発明の効果】この発明に係る変復調装置によれば、各
データの位置を認識できるチャネルパルスを発生するの
で、ボーレイトクロックを使用しなくてもデータの多重
化または分離を行うことができる。
データの位置を認識できるチャネルパルスを発生するの
で、ボーレイトクロックを使用しなくてもデータの多重
化または分離を行うことができる。
【図１】この発明の一実施形態である変復調装置の構成
を示すブロック図である。
を示すブロック図である。
【図２】同実施形態の動作を示すタイムチャートであ
る。
る。
【図３】ボーレイトクロックを生成するモデムチップを
使用した変復調装置の構成を示すブロック図である。
使用した変復調装置の構成を示すブロック図である。
１・・・速度変換Ａ〜ｎ（速度変換回路） ２・・・ＭＵＸ（ＭＵＸ回路） ３・・・チャネルパルス生成回路 ４・・・フレームビット挿入（フレームビット挿入回
路） ５・・・速度変換（速度変換回路） ６・・・データシフト（データシフト回路） ７・・・セレクタ（セレクタ回路） ８・・・フレーム検出回路 ９・・・速度変換（速度変換回路） １０・・・比較回路 １１・・・ＤＭＵＸ（ＤＭＵＸ回路） １２・・・チャネルパルス生成回路 １３・・・速度変換Ａ〜ｎ（速度変換回路）
路） ５・・・速度変換（速度変換回路） ６・・・データシフト（データシフト回路） ７・・・セレクタ（セレクタ回路） ８・・・フレーム検出回路 ９・・・速度変換（速度変換回路） １０・・・比較回路 １１・・・ＤＭＵＸ（ＤＭＵＸ回路） １２・・・チャネルパルス生成回路 １３・・・速度変換Ａ〜ｎ（速度変換回路）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田村 裕之 東京都港区芝五丁目７番１号 日本電気株 式会社内
Claims (3)
- 【請求項１】 複数の端末装置からの送信データを高速
化する速度変換手段と、 端末装置からの送信データを多重化するためのチャネル
パルスを出力するチャネルパルス生成手段と、 一定周期毎にフレームビットを出力するフレームビット
生成手段と、 前記速度変換手段によって高速化されたデータと前記フ
レームビットをチャネルパルス信号によって多重化する
手段と、 多重化されたデータを指定された速度に変換し伝送路に
送出する手段とを有する送信側ブロックを具備すること
を特徴とする変復調装置。 - 【請求項２】 相手側からの受信データからフレームビ
ットを検出することによりデータの先頭を認識する手段
と、 前記受信データの速度を高速に変換する速度変換手段
と、 前記フレームビットが検出されることによりチャネルパ
ルスを生成する手段と、 前記チャネルパルスに同期して前記速度変換手段によっ
て速度変換されたデータを分離する分離手段と、 前記分離手段によって分離された各データを各端末に対
応した速度に変換する端末速度変換手段とを具備するこ
とを特徴とする変復調装置。 - 【請求項３】 前記フレームビットが検出された後、最
初に内部クロックが発生するまでの期間に相当する時間
だけ前記受信データを遅延させる手段を具備し、この遅
延手段によって遅延された受信データに対し、前記内部
クロックに同期して前記速度変換手段および前記分離手
段による処理を行うことを特徴とする請求項２に記載の
変復調装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9135571A JPH10327119A (ja) | 1997-05-26 | 1997-05-26 | 変復調装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9135571A JPH10327119A (ja) | 1997-05-26 | 1997-05-26 | 変復調装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10327119A true JPH10327119A (ja) | 1998-12-08 |
Family
ID=15154936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9135571A Pending JPH10327119A (ja) | 1997-05-26 | 1997-05-26 | 変復調装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10327119A (ja) |
-
1997
- 1997-05-26 JP JP9135571A patent/JPH10327119A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020129 |